首先，給出上篇中最后的matlab 引導(dǎo)濾波的代碼，如下所示。

其中框框中為主要的計(jì)算過(guò)程，下一圖為計(jì)算a/b的最后的公式（引導(dǎo)圖=本身）。

雙邊濾波由于其只是在空間距離及像素相似度上進(jìn)行權(quán)重計(jì)算，加權(quán)濾波，相對(duì)算法不是特別復(fù)雜，FPGA也易于實(shí)現(xiàn)（某司的USB工業(yè)相機(jī)2D濾波就是雙邊濾波），但是確實(shí)效果上不如引導(dǎo)濾波，那么引導(dǎo)濾波FPGA計(jì)算真有那么難嗎？為此我翻閱了一些資料，也從頭到尾推到計(jì)算了一遍，略有所成，出來(lái)和大家分享下。

在Matlab/C的加速中，引導(dǎo)濾波采用了盒式濾波的方式去加速，將運(yùn)算復(fù)雜度從O(MN)的降低到了O(4)，其方法就是先計(jì)算當(dāng)前像素到原點(diǎn)像素組成的矩形區(qū)域的和/平方和等，對(duì)于線程的Matlab/C而言確實(shí)有很大的加速作用

另附上架構(gòu)實(shí)現(xiàn)圖，但我估計(jì)這幾個(gè)小朋友還沒(méi)有想明白boxfilter是怎么回事，生搬硬套軟件boxfilter加速的思維嘛？？？

圖中，計(jì)算均值，平方均值，a的均值，b的均值采用了4個(gè)boxfilter，也就是說(shuō)如果輸入1280*720的圖像，那就需要緩存4個(gè)那么大地址空間的區(qū)域來(lái)存儲(chǔ)中間變量，這顯然是不適合FPGA加速運(yùn)算的啊。FPGA的意義在于高速并行技術(shù)，盡可能的避免沖入進(jìn)入緩存，而是以Pipeline的方式流水線完成運(yùn)算，實(shí)現(xiàn)真正低延時(shí)+實(shí)時(shí)處理的目標(biāo)。

所以為什么不能流水線完成所有的計(jì)算操作呢？

不服來(lái)戰(zhàn)，沒(méi)有啥難度的……下面開(kāi)始我的表演。

【第一步】

以33的濾波為例（這里的引導(dǎo)圖都是原圖），按行從傳感器或者DDR中讀取原圖，采用移位寄存后得到33的矩陣行，如下所示：

如上圖中，以P00-P22為例，這9個(gè)像素，我們可以通過(guò)計(jì)算得均值，以及平方的均值，緊接著繼續(xù)計(jì)算得到a與吧，詳見(jiàn)下圖，其中相關(guān)的參數(shù)定義如下：

從上圖可知，通過(guò)三行組成的矩陣，以流水線方式，最快用了6個(gè)時(shí)鐘得到了參數(shù)a與b；

由于全圖流水線運(yùn)行，因此從第6個(gè)時(shí)鐘開(kāi)始，將持續(xù)的輸出每一個(gè)像素對(duì)應(yīng)的a與b，等同于我們通過(guò)這一階段的實(shí)現(xiàn)方式，得到了參數(shù)a/b陣列。

另外，上圖中可知，除以9的運(yùn)算我已經(jīng)默默轉(zhuǎn)換為乘法與移位，clk4中將涉及到的小數(shù)點(diǎn)，已經(jīng)提前擴(kuò)大了1024倍，同等的b中也做了變更（紅/藍(lán)色字體），這就是FPGA定點(diǎn)化的加速的方式。

再者，由于最后的計(jì)算還需要P的參與，因此上述步驟中，需要將輸入的原始圖像進(jìn)行移位延時(shí)，最終能和后續(xù)am/bm對(duì)齊。

【第二步】

接下來(lái)，進(jìn)一步計(jì)算am與bm，這個(gè)就簡(jiǎn)單的多了，類似第一步，直接緩存3行得到3*3的矩陣行，通過(guò)加權(quán)后得到am與bm。這個(gè)過(guò)程中am與bm的計(jì)算可以完全并行，每個(gè)am/bm的計(jì)算耗時(shí)3個(gè)時(shí)鐘。

詳見(jiàn)下圖計(jì)算流：

【第三步】

此時(shí)我們已經(jīng)同時(shí)得到了am，bm，以及通過(guò)移位delay后和am/bm對(duì)齊的P，那么直接套用公式，我們就可以計(jì)算出每一個(gè)像素濾波后的值:

即輸出Q=(am*P+bm)>>10

這里還需要右移10bit，是因?yàn)榍懊娴谝徊街?，由于涉及到了小?shù)，我們提前進(jìn)行了1024倍的擴(kuò)大，來(lái)減少計(jì)算誤差的損失。

至此，流水線操作，沒(méi)有使用boxfilter，沒(méi)有將數(shù)據(jù)回寫(xiě)入DDR，我們采用了若干行l(wèi)ine buffer的形式，完成了實(shí)時(shí)引導(dǎo)濾波的FPGA加速實(shí)現(xiàn)。

整體流程再梳理一下，相關(guān)的依賴以及流水方式，如下圖所示，應(yīng)該可以看的更明白。其中綠色為第一步計(jì)，灰色為第二步計(jì)算，紅色為最后一步計(jì)算。

所以，這就是FPGA并行加速運(yùn)算的價(jià)值與意義，按照我的實(shí)現(xiàn)方式，可以用最小的代碼實(shí)現(xiàn)實(shí)時(shí)的引導(dǎo)濾波，甚至連低端的EP4CE6E都不是問(wèn)題。

同樣一個(gè)算法，可以有n種實(shí)現(xiàn)方式，你甚至可以把算法挪到MPSOC的PS中執(zhí)行，然后忍受龜速的同時(shí)你可能還會(huì)抱怨FPGA跑的慢，CPU性能不足之類的，但是永遠(yuǎn)不要忘記，架構(gòu)的意義。正如軟件的優(yōu)化，其實(shí)很多時(shí)候，并不是算法本身不行，而是你對(duì)系統(tǒng)底層，對(duì)計(jì)算優(yōu)化的能力不行。