導(dǎo)讀：

業(yè)界高端FPGA的卓越性能和高口碑聲譽(yù)都有哪些因素了?其中很重要的一個因素就是FPGA內(nèi)部豐富的時鐘資源使得FPGA在處理復(fù)雜時鐘結(jié)構(gòu)和時序要求的設(shè)計中具有很大優(yōu)勢。設(shè)計師可以更好地控制和管理時鐘信號，提高時序性能、減少時鐘相關(guān)問題，并滿足設(shè)計的高性能和穩(wěn)定性要求。

FPGA的時鐘資源大概分2篇文章來介紹，第一篇主要簡介FPGA時鐘管理技術(shù)和了解時鐘資源對FPGA開發(fā)工程師的意義。第二篇詳細(xì)介紹FPGA內(nèi)部時鐘結(jié)構(gòu)。

高性能時鐘有哪些特點(diǎn)

現(xiàn)代應(yīng)用對時鐘的要求變得越來越復(fù)雜：

——需要極高性能的時鐘信號

——支持多個時鐘域

——去偏斜(de-skew)

——低抖動和精確的占空比，以維持盡可能寬的數(shù)據(jù)有效窗口

——盡可能低的系統(tǒng)功耗

時鐘偏斜(偏移)是因為布線長度和負(fù)載不同，導(dǎo)致同一時鐘上升沿到不同觸發(fā)器的時間不同。這一時間差，即為時鐘偏移。

時鐘抖動是指同一時鐘，相鄰周期間時間不一致的現(xiàn)象。這一誤差來源于時鐘自身偏差(與噪聲、干擾以及電源變化有關(guān))。(抖動還可能出現(xiàn)在同一周期間，表現(xiàn)為占空比的改變，稱為半周期抖動)，綜上：可以認(rèn)為時鐘抖動是時鐘信號本身在傳輸過程中的一些偶然和不定的變化之總和。

Xilinx 7系列時鐘管理技術(shù)

全局時鐘buffers

——高扇出的時鐘分配buffer。

低偏斜(skew)的時鐘分配

——區(qū)域時鐘路由。

時鐘區(qū)域

——每個時鐘區(qū)域的高度為50個CLB，并跨越芯片一半“面積” 。

時鐘管理塊(CMT)

——每個時鐘管理塊包含一個混合模式時鐘管理器(MMCMs)和一個鎖相環(huán)(PLL)。——高性能頻率綜合器、時鐘去偏斜和抖動濾波

——具有高輸入頻率范圍

可通過時鐘向?qū)нM(jìn)行簡單的時鐘設(shè)計

注：全局時鐘：全局時鐘是指在FPGA芯片內(nèi)部傳播的時鐘信號，全局時鐘信號在整個FPGA芯片中共享，并用于同步各個邏輯資源的操作，由于全局時鐘需要在整個芯片范圍內(nèi)傳播，因此在FPGA內(nèi)部會有專門的全局時鐘網(wǎng)絡(luò)來分配和傳輸時鐘信號。

時鐘區(qū)域：時鐘區(qū)域是指FPGA芯片內(nèi)部的一個邏輯劃分單元，其中包含了時鐘資源(如時鐘緩沖器、時鐘分配網(wǎng)絡(luò)等)。時鐘區(qū)域用于接收和分配全局時鐘信號，并為區(qū)域內(nèi)的邏輯資源提供時鐘驅(qū)動。

讀者先了解FPGA有滿足高性能時鐘的豐富資源和方法，為什么FPGA有如此豐富的時鐘資源并能夠做到完美平衡。請參考下一篇“FPGA_Xilinx_7系列_時鐘篇02_時鐘結(jié)構(gòu)”

FPGA怎么將外部時鐘引入到內(nèi)部時鐘資源上

所有時鐘同步設(shè)計至少需要一個外部參考時鐘——許多設(shè)計需要多個時鐘源

這些源需要被引入FPGA并連接到內(nèi)部FPGA的專用時鐘資源上

每個7系列FPGA的每個BANK都有四個可接受時鐘的輸入引腳

——這些輸入引腳是常規(guī)的I/O引腳，與內(nèi)部時鐘資源有專用連接
(當(dāng)不用作時鐘輸入時，它們可以用作常規(guī)的I/O引腳)?！總€時鐘輸入可以用作單端時鐘輸入，或者可以與相鄰引腳配對形成差分時鐘輸入
(因此，每個BANK可以有四個單端或四個差分時鐘輸入)?！膫€中的兩個是多區(qū)域時鐘功能(MRCC)，另外兩個是單區(qū)域時鐘功能(SRCC)。

注：已知Xilinx7系列FPGA每個IO
bank有至少有4對引腳可把外部的時鐘源引入到內(nèi)部的專用時鐘資源上，然后FPGA利用自身時鐘管理技術(shù)，可以讓用戶使用一個外部時鐘源滿足所有時鐘需求設(shè)計。

了解FPGA的時鐘資源對開發(fā)有哪些好處

時鐘是FPGA設(shè)計中的關(guān)鍵因素：時鐘在FPGA設(shè)計中決定了設(shè)計的性能、功耗、時序等關(guān)鍵指標(biāo)。工程師可以充分利用FPGA的時鐘資源，設(shè)計出滿足要求的高性能電路。

時鐘約束的制定和優(yōu)化：時鐘約束是設(shè)計中的重要環(huán)節(jié)，它確保數(shù)據(jù)在正確的時鐘邊沿進(jìn)行采樣和穩(wěn)定。了解FPGA內(nèi)部的時鐘架構(gòu)可以幫助工程師理解時鐘延遲、抖動、時鐘域劃分等概念，從而更好地制定和優(yōu)化時鐘約束，確保設(shè)計的正確性和可靠性。

時鐘域劃分和時序分析：在FPGA設(shè)計中，常常需要處理多個時鐘域和時序問題。了解FPGA內(nèi)部的時鐘架構(gòu)可以幫助工程師正確劃分時鐘域，理解時鐘域間的時序關(guān)系，并進(jìn)行準(zhǔn)確的時序分析，確保設(shè)計的時序要求得到滿足。

時鐘樹優(yōu)化和布局規(guī)則：時鐘樹的優(yōu)化對于設(shè)計的性能和功耗至關(guān)重要。了解FPGA內(nèi)部的時鐘架構(gòu)可以幫助工程師選擇合適的時鐘buffer位置、引導(dǎo)點(diǎn)和布線規(guī)則，以最小化時鐘樹的時延、功耗和抖動，從而提高設(shè)計的性能和可靠性。

總結(jié)時鐘就是動力，就是一顆芯片的心臟，不言而喻大家都能理解時鐘對數(shù)字電路的重要性，本文先簡要介紹FPGA的時鐘管理和怎么把外部時鐘源引入到內(nèi)部的時鐘管理資源上，后續(xù)再更新FPGA內(nèi)部的時鐘結(jié)構(gòu)就更容易理解了。