FPGA設(shè)計(jì)中為何應(yīng)慎用鎖存器

前言

??在FPGA的設(shè)計(jì)中，避免使用鎖存器是幾乎所有FPGA工程師的共識(shí)，Xilinx和Altera也在手冊(cè)中提示大家要慎用鎖存器，除非你明確知道你確實(shí)需要一個(gè)latch來(lái)解決問(wèn)題。而且目前網(wǎng)上大多數(shù)文章都對(duì)鎖存器有個(gè)誤解，我們后面會(huì)詳細(xì)說(shuō)明。

??這篇文章，我們包含如下內(nèi)容：

鎖存器、觸發(fā)器和寄存器的原理和區(qū)別，為什么鎖存器不好？
什么樣的代碼會(huì)產(chǎn)生鎖存器？
為什么鎖存器依然存在于FPGA中？

鎖存器、觸發(fā)器和寄存器的原理和區(qū)別，為什么鎖存器不好？

??鎖存器、觸發(fā)器和寄存器它們的英文分別為：Latch、Flip-Flop、Register。我們對(duì)這三個(gè)單詞的翻譯真的是非常直觀，從名字就能大概猜出它們的含義。

鎖存器

什么是鎖存器？

??鎖存器就是用來(lái)存儲(chǔ)狀態(tài)信息，就是將這個(gè)狀態(tài)一直保持。鎖存器對(duì)脈沖的電平敏感，也就是電平觸發(fā)，在有效的電平下，鎖存器處于使能狀態(tài)，輸出隨著輸入發(fā)生變化，此時(shí)它不鎖存信號(hào)，就像一個(gè)緩沖器一樣；在鎖存器沒有使能時(shí)，則數(shù)據(jù)被鎖住，輸入信號(hào)不起作用，此時(shí)輸出一直為鎖存的狀態(tài)信息。我們常見的鎖存器有SR鎖存器、D鎖存器、JK鎖存器等。

鎖存器的工作過(guò)程

??我們以最簡(jiǎn)單的D鎖存器為例來(lái)說(shuō)明鎖存器的工作過(guò)程，D鎖存器有3個(gè)接口，也可以認(rèn)為是4個(gè)，因?yàn)檩敵龅膬蓚€(gè)Q和overline{Q}Q只是單純的反向關(guān)系。

image

??其中D為輸入信號(hào)，當(dāng)E為高時(shí)，輸出Q即為輸入的D；當(dāng)E為低時(shí)，Q保持E為高時(shí)的最后一次狀態(tài)，也就是鎖存過(guò)程。

image

為什么鎖存器不好？

??從上面的圖中可以看出，鎖存器對(duì)毛刺不敏感，很容易在信號(hào)上產(chǎn)生毛刺；而且也沒有時(shí)鐘信號(hào)，不容易進(jìn)行靜態(tài)時(shí)序分析。正是因?yàn)檫@兩個(gè)原因，我們?cè)贔PGA設(shè)計(jì)時(shí)，盡量不用鎖存器。

??當(dāng)然，目前網(wǎng)上還有一種說(shuō)法是FPGA中只有LUT和FF的資源，沒有現(xiàn)成的Latch，所以如果要用Latch，需要更多的資源來(lái)搭出來(lái)。但這一觀點(diǎn)，是錯(cuò)誤的，我們后面會(huì)有專門的講解。

觸發(fā)器

什么是觸發(fā)器

??觸發(fā)器（Flip-Flop，簡(jiǎn)寫為 FF），也叫雙穩(wěn)態(tài)門，又稱雙穩(wěn)態(tài)觸發(fā)器。在中國(guó)臺(tái)灣及中國(guó)香港譯作“正反器”，是一種具有兩種穩(wěn)態(tài)的用于儲(chǔ)存的組件，可記錄二進(jìn)制數(shù)字信號(hào)“1”和“0”。

??FPGA工程師，對(duì)觸發(fā)器再熟悉不過(guò)了，D觸發(fā)器應(yīng)該是我們平時(shí)寫程序中用到最多的element。除了D觸發(fā)器，常見的觸發(fā)器還有T觸發(fā)器、SR觸發(fā)器、JK觸發(fā)器等。觸發(fā)器對(duì)脈沖邊沿敏感，其狀態(tài)只在時(shí)鐘脈沖的上升沿或下降沿的瞬間改變。

觸發(fā)器的工作過(guò)程

??我們以D觸發(fā)器為例來(lái)說(shuō)明觸發(fā)器的工作過(guò)程，D觸發(fā)器接口如下：

image

??觸發(fā)器只在時(shí)鐘邊沿時(shí)起作用，所以哪怕輸入的信號(hào)中有毛刺，輸出還是比較干凈的。

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??還有一點(diǎn)需要了解的是，F(xiàn)PGA中最小的單元是門電路，門電路又組成了鎖存器，鎖存器組成了寄存器。

寄存器

??用來(lái)存放數(shù)據(jù)的一些小型存儲(chǔ)區(qū)域，用來(lái)暫時(shí)存放參與運(yùn)算的數(shù)據(jù)和運(yùn)算結(jié)果，它被廣泛的用于各類數(shù)字系統(tǒng)和計(jì)算機(jī)中。其實(shí)寄存器就是一種常用的時(shí)序邏輯電路，但這種時(shí)序邏輯電路只包含存儲(chǔ)電路。寄存器的存儲(chǔ)電路是由鎖存器或觸發(fā)器構(gòu)成的，因?yàn)橐粋€(gè)鎖存器或觸發(fā)器能存儲(chǔ)1位二進(jìn)制數(shù)，所以由N個(gè)鎖存器或觸發(fā)器可以構(gòu)成N位寄存器。工程中的寄存器一般按計(jì)算機(jī)中字節(jié)的位數(shù)設(shè)計(jì)，所以一般有8位寄存器、16位寄存器等。

什么樣的代碼會(huì)產(chǎn)生鎖存器？

在組合邏輯中，如果條件描述不全就會(huì)容易產(chǎn)生Latch：

if語(yǔ)句中缺少了else語(yǔ)句
case語(yǔ)句中沒有給出全部的情況。

也就是下面的情況：

always?@?*
begin
????if(en==1)
????????q?<=?d;
end

input?[1:0]d;
always?@?(d)
begin
????case(d)
????0:???????q0?<=?1'b1;
????1:???????q2?<=?1'b1;
????2:???????q2?<=?1'b1;
????3:???????q3?<=?1'b1;
????default:?q4?<=?1'b1;
end

??這個(gè)前提是組合電路中，在時(shí)序電路的if語(yǔ)句中，及時(shí)沒有else，也不會(huì)綜合出Latch的。

??上面這兩種寫法容易出現(xiàn)在什么地方呢？最常見的就是狀態(tài)機(jī)，我見過(guò)不少的FPGA工程師在寫狀態(tài)機(jī)時(shí)，case語(yǔ)句中沒有給出變量的全部情況。

為什么鎖存器依然存在于FPGA中？

??我們?cè)谇懊嬲f(shuō)過(guò)網(wǎng)上有一種說(shuō)法是：FPGA中只有LUT和FF的資源，沒有現(xiàn)成的Latch，所以如果要用Latch，需要更多的資源來(lái)搭出來(lái)。這種說(shuō)法是錯(cuò)誤的，因?yàn)樵赬ilinx的FPGA中，6 系列之前的器件中都有Latch；6系列和7系列的FPGA中，一個(gè)Slice中有50%的storage element可以被配置為L(zhǎng)atch或者Flip-Flop，另外一半只能被配置為Flip-Flop。比如7系列FPGA中，一個(gè)Slice中有8個(gè)Flip-Flop，如果被配置成了Latch，該Slice的另外4個(gè)Flip-Flop就不能用了。這樣確實(shí)造成了資源的浪費(fèi)。

image

在UltraScale的FPGA中，所有的storage element都可以被配置成Flip-Flop和Latch。

image

我們以下面的代碼來(lái)說(shuō)明Flip-Flop和Latch在Ultrascale的FPGA中Implementation后的結(jié)果。

Flip-Flop代碼：

module?FF_top(
?input??????????????clk,
?input?[3:0]????????data_i,
?input??????????????data_ie,??//enable
?output?reg?[3:0]???o_latch
????);

always?@?(?posedge?clk?)
begin
????if(data_ie)
????????o_latch?<=?data_i;
end??

endmodule

Latch代碼：

module?latch_top(
?input?[7:0]????????data_i,
?input??????????????data_ie,??//enable
?output?reg?[7:0]???o_latch
????);

always?@?*?
begin
????if(data_ie)
????????o_latch[3:0]?<=?data_i[3:0];
end??


endmodule

Flip-Flop實(shí)現(xiàn)后的Schematic和Device如下：