FFT 的特性是通過處理級進行處理來提高數(shù)據(jù)精度。對于我們的例子，假設2，048 點的FFT，這可能要額外的10 比特精度才能避免數(shù)據(jù)的丟失。但是，通過在單精度浮點處理中實現(xiàn)FFT 能夠避免這種比特的增長。通過FFT 能夠保持全24 位尾數(shù)精度（23 位加上符號），很容易實現(xiàn)被探測目標的100+ dB 動態(tài)范圍。遠距離和弱目標返回信號不會被近距離目標和強返回信號遮擋，因此，避免了雷達系統(tǒng)被較強的近距離反射信號“ 致盲”。浮點處理還能夠防止弱反射信號被“ 淹沒” 在FFT 的數(shù)字噪聲基底中。圖6 顯示了一個數(shù)字電路的結構圖。

　　
圖6. 數(shù)字電路結構圖

　　浮點FFT 電路雖然只處理10 MSPS 的復數(shù)數(shù)據(jù)，但是，其時鐘也是160 MHz。采用Altera 的DSP Builder 高級工具流程，只需要很少的邏輯就能夠實現(xiàn)浮點電路。除了產生全浮點電路外，當時鐘速率高于數(shù)據(jù)速率時，還能夠對數(shù)據(jù)通路進行“ 折疊”，從而節(jié)省了邏輯和DSP 模塊資源，也降低了功耗。在Cyclone V SoC FPGA 中實現(xiàn)了這些優(yōu)化措施，DSP Builder 工具自動完成時序收斂過程。低成本Cyclone V SoC FPGA還具有DSP 模塊，同時支持18 x 19 和27 x 27 乘法器。規(guī)模較大的27 x 27 乘法器適用于在浮點設計中使用。

　　FFT 輸出插值有助于提高頻率分辨精度。如果其能量在頻率箱之間，那么插值能夠將FFT 能量混疊到其他箱中，從而防止錯過弱返回信號，如圖7 所示。

　
　圖7.FFT 插值

　　可以使用一個ARM Cortex-A9 微處理器來完成探測處理?？梢圆捎脧暮唵伍撝档礁鼜碗s的恒定虛警率（CFAR） 等算法。能夠在邏輯中或者軟件中實現(xiàn)FFT 結果插值，這取決于系統(tǒng)設計人員的選擇。

　　對干擾的考慮

　　必須要考慮實際上有很多車輛裝備了工作在77 GHz 的雷達。迎面行駛而來的車輛上的雷達發(fā)送器可能會產生比大部分目標反射信號更強的信號。但是，發(fā)送器工作在數(shù)百MHz，特別是這個例子中的500 MHz接收器輸入帶寬在5 MHz 量級，大約是發(fā)送帶寬的1%。如果迎面而來的車輛雷達發(fā)送器掃過這一帶寬的1%，同時另一接收器也恰巧掃過這一帶寬，那么就會出現(xiàn)干擾。統(tǒng)計上，不太會經常發(fā)生這種重疊，一旦出現(xiàn)時，可以通過隨機調整發(fā)送斜坡時序來消除它。對于很多設備使用隨機訪問技術在共享通道上偶爾進行通信的系統(tǒng)，這一問題比較常見。