資料介紹
本文主要闡述內(nèi)容是基于現(xiàn)場可編程邏輯陣列(FFGA) 對IEEE 802.3100G 以太網(wǎng)PCS (Physical Coding Sublayer) 子層功能的實(shí)現(xiàn)。首先介紹了100G 以太網(wǎng)相關(guān)內(nèi)容,著重研究分析了100G 以太網(wǎng)PCS 子層功能和實(shí)現(xiàn)的關(guān)鍵技術(shù),最后重點(diǎn)闡述了PCS 子層的FPGA 設(shè)計和實(shí)現(xiàn)、仿真及測試。引入多通道分發(fā)(MLD,Multi_lane Distribution)機(jī)制,PCS 子層把編碼數(shù)據(jù)分發(fā)到多個邏輯的通道上,這些邏輯通道就稱為虛通道(Virtual Lane),在目前技術(shù)和工藝條件下解決適配不同物理通道或光波長的問題,是本文設(shè)計實(shí)現(xiàn)的核心機(jī)制。
通過對擾碼原理的分析,實(shí)現(xiàn)了一種任意特征多項(xiàng)式、任意N 位并行自同步擾碼算法,并可演算得到任意特征多項(xiàng)式、任意N 位并行幀同步擾碼算法。該方法采用遞推的方法直接得出N 個時鐘周期后編碼器的狀態(tài)值與當(dāng)前編碼器狀態(tài)值之間的邏輯關(guān)系。其邏輯運(yùn)算速度快且實(shí)現(xiàn)簡單,十分有利于硬件實(shí)現(xiàn)。鑒于以上理論研究了在100G 以太網(wǎng)中640bits 自同步擾碼算法的FPGA 實(shí)現(xiàn)。

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