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傳統(tǒng)衛(wèi)星星載設備使用并行傳輸結構提高數(shù)據(jù)傳輸速率，隨著星載設備數(shù)據(jù)處理能力的提高，繼續(xù)采用并行傳輸?shù)姆绞教岣咚俾蕦⒁胍恍﹩栴}。一是在接收端對多路并行數(shù)據(jù)的同步將變的困難。二是衛(wèi)星內部數(shù)據(jù)傳輸線的過多會增加衛(wèi)星重量，增加衛(wèi)星發(fā)射成本。日前市面上的主流工業(yè)級FPGA芯片都集成各自開發(fā)的高速串行收發(fā)器，能達到很高的數(shù)據(jù)傳輸速率，但是衛(wèi)星上使用的宇航級FPGA芯片中，卻少有集成高速串行收發(fā)器，在國防軍事衛(wèi)星上使用國外廠商的黑盒IP核對于整個衛(wèi)星系統(tǒng)的可靠性控制會產(chǎn)生不可預測的風險。
文中通過對現(xiàn)有的各主流廠商的FPGA集成的高速串行收發(fā)器不同方案的分析，提出一種能夠在FPGA設計中方便調用的高速串行收發(fā)器IP核，該IP核具有8BIOB編解碼，時鐘數(shù)據(jù)恢復等功能，具有實現(xiàn)資源消耗少，速度快，移植性好，可靠性高等特點。
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