摘要：

本年度計劃為3C DSP整合發(fā)展編譯器工具組子計劃之第二年度計劃，也是總計劃之最后一年子計劃。主要目的在于設(shè)計3C整合運算所需的 DSP Compiler 及其程序發(fā)展支持環(huán)境，同時提供整個系統(tǒng)所有需要的高效能運算。我們在下列各主要環(huán)節(jié)上取得豐碩的成果：除了繼續(xù)深入改進高效能之3C DSP編譯器工具組，配合可移植性編譯器架構(gòu)，增進高可攜性、高修改性的編譯器特質(zhì)外，利用編譯器最佳化的技術(shù)降低 DSP 的能量消耗 (Power Consumption)? 部分，亦將進行先進且完整的研討，此外，我們亦將與DSP Processor的硬件設(shè)計進行水平與垂直整合，含括強化利用特有之Low-PowerInstruction Sets（美國NSF CCR-0096383國際合作計劃中的相關(guān)項目為Section 3.4.5.1，(1) Design of Power Management Instruction），及有助于提升 DSP 程序執(zhí)行效率的 Instruction Sets。而在 DSP 科學(xué)用算函數(shù)庫（SAL，Scientific Arithmetic Library）部分，我們也將參考Mercury RACE的科學(xué)函數(shù)與Open Source的libDSP，并針對各式的ETSI Standard Codec的算法做編譯器最佳化的可能性分析，使用DSP? 指令層平行化導(dǎo)向之Meta-Language 之技術(shù)與Pseudo Assembly，增進我們所設(shè)計之高效能高移植性SAL 、 Multimedia Compression Algorithm等函數(shù)庫之最佳化程度（美國NSF CCR-0096383國際合作計劃中的相關(guān)項目為Section 3.4.5.3，(1) ISDL/Hardware Description Language-Based DSP Library Design ）。我們亦將藉由美國NSF CCR-0096383國際合作計劃與雙方研究人員整合彼此的研究成果及經(jīng)驗，以期能在相關(guān)技術(shù)領(lǐng)域獲得更大的突破。