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用VHDL進(jìn)行設(shè)計(jì)，其最終綜合出的電路的復(fù)雜程度除取決于設(shè)計(jì)要求實(shí)現(xiàn)的功能的難度外，還受設(shè)計(jì)工程師對(duì)電路的描述方法和對(duì)設(shè)計(jì)的規(guī)劃水平的影響。最常見的使電路復(fù)雜化的原因之一是設(shè)計(jì)中存在許多本不必要的類似LATCH的結(jié)構(gòu)。而且由于這些結(jié)構(gòu)通常都由大量的觸發(fā)器組成，不僅使電路更復(fù)雜，工作速度降低，而且由于時(shí)序配合的原因而導(dǎo)致不可預(yù)料的結(jié)果。
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