詳細(xì)介紹了verilog語(yǔ)言，很容易看懂，并配有示例

一、什么是Verilog HDL

Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的硬件描述語(yǔ)言（Hradware Description Language ），可以用來(lái)進(jìn)行數(shù)字電路的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。

用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。

Verilog HDL 既是一種行為描述語(yǔ)言也是一種結(jié)構(gòu)描述語(yǔ)言。

既可以用電路的功能描述，也可以用元器件及其之間的連接來(lái)建立Verilog HDL模型。

二、Verilog HDL的發(fā)展歷史

1983年，由GDA（GateWay Design Automation）公司的Phil Moorby首創(chuàng)；

1989年，Cadence公司收購(gòu)了GDA公司；

1990年， Cadence公司公開(kāi)發(fā)表Verilog HDL；

1995年，IEEE制定并公開(kāi)發(fā)表Verilog HDL1364-1995標(biāo)準(zhǔn)；

1999年，模擬和數(shù)字電路都適用的Verilog標(biāo)準(zhǔn)公開(kāi)發(fā)表

三、不同層次的Verilog HDL抽象

Verilog HDL模型可以是實(shí)際電路的不同級(jí)別的抽象。抽象級(jí)別可分為五級(jí)：

系統(tǒng)級(jí)（system level）： 用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)的設(shè)計(jì)模塊外部性能的模型；

算法級(jí)（algorithmic level）： 用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)的設(shè)計(jì)算法模型；

RTL級(jí)（register transfer level）： 描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型；

門(mén)級(jí)（gate level）： 描述邏輯門(mén)（如與門(mén)、非門(mén)、或門(mén)、與非門(mén)、三態(tài)門(mén)等）以及邏輯門(mén)之間連接的模型；

開(kāi)關(guān)級(jí)（switch level）： 描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)及其之間連接的模型。

四、Verilog HDL的特點(diǎn)

語(yǔ)法結(jié)構(gòu)上的主要特點(diǎn)：

形式化地表示電路的行為和結(jié)構(gòu)；

借用C語(yǔ)言的結(jié)構(gòu)和語(yǔ)句；

可在多個(gè)層次上對(duì)所設(shè)計(jì)的系統(tǒng)加以描述，語(yǔ)言對(duì)設(shè)計(jì)規(guī)模不加任何限制；

具有混合建模能力：一個(gè)設(shè)計(jì)中的各子模塊可用不同級(jí)別的抽象模型來(lái)描述；

基本邏輯門(mén)、開(kāi)關(guān)級(jí)結(jié)構(gòu)模型均內(nèi)置于語(yǔ)言中，可直接調(diào)用；

易創(chuàng)建用戶(hù)定義原語(yǔ)（UDP，User Designed Primitive） 。

易學(xué)易用，功能強(qiáng)