介紹了一種基于FPGA 的高速單神經(jīng)元自適應(yīng)PID 智能控制器的設(shè)計(jì)方法。首先對
單神經(jīng)元PID 控制的原理和設(shè)計(jì)中使用的算法進(jìn)行分析，然后，對控制器進(jìn)行VHDL 分層設(shè)計(jì)，設(shè)計(jì)模塊主要包括權(quán)值修改模塊、誤差計(jì)算模塊、權(quán)值產(chǎn)生模塊和輸出模塊。在設(shè)計(jì)中主要對乘法模塊和加法模塊進(jìn)行介紹，并對各個(gè)模塊進(jìn)行了優(yōu)化的處理。仿真結(jié)果表明該方案是可行性，而且本文的設(shè)計(jì)利用的硬件資源少，也有很快的運(yùn)行速度。同時(shí)改善了傳統(tǒng)PID 控制器的控制性能。
在多種傳統(tǒng)的控制理論中，PID 控制算法得到較為廣泛的應(yīng)用。其控制效果好，且具有
一定的魯棒性，但是參數(shù)不能在線調(diào)整，只能針對某種既定的模型加以調(diào)節(jié)，對于一些參數(shù)時(shí)變、模型不確定的系統(tǒng)，控制效果就不甚理想。而神經(jīng)網(wǎng)絡(luò)具有自學(xué)習(xí)、自組織、聯(lián)想記憶和并行計(jì)算等功能，受到控制界的關(guān)注，被廣泛的應(yīng)用于自動(dòng)控制系統(tǒng)中[1]。因此，很多學(xué)者將神經(jīng)網(wǎng)絡(luò)與PID 的結(jié)合在一起進(jìn)行控制，但主要是通過軟件的方法進(jìn)行仿真實(shí)驗(yàn)。
因此這種方法容易產(chǎn)生誤差，而且運(yùn)行的速度很慢不能夠很好的進(jìn)行實(shí)時(shí)的現(xiàn)場控制。而FPGA 作為一種新型的硬件平臺(tái)，具有運(yùn)行速度快，容易修改，結(jié)構(gòu)靈活等特點(diǎn)。用FPGA進(jìn)行設(shè)計(jì)單神經(jīng)元網(wǎng)路，可以靈活的實(shí)現(xiàn)各種算術(shù)運(yùn)算和學(xué)習(xí)規(guī)則。
在用 VHDL 語言[2]設(shè)計(jì)單神經(jīng)元網(wǎng)路的加法運(yùn)算時(shí)采用超前進(jìn)位的方法，這種方法有很
快的運(yùn)行速度。而在設(shè)計(jì)乘法運(yùn)算時(shí)由于組合邏輯乘法器速度快，但占用的資源多，而時(shí)序邏輯乘法器占用資源少，但速度慢，因此本文采用一種折衷的方法進(jìn)行設(shè)計(jì)，仿真實(shí)驗(yàn)結(jié)果表明，該方法使系統(tǒng)的運(yùn)行速度的到了很大的提高并且占用的資源相對也比較少。在實(shí)際的控制中有很好的借鑒意義。