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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>高速并行RS編解碼器

      高速并行RS編解碼器

      2010-12-22 | rar | 504 | 次下載 | 5積分

      資料介紹

      采用多路復用流水線的思想，設計基于FPGA仿真測試的RS編解碼的改進IBM算法，使用Verilog硬件編程語言實現(xiàn)，進一步提高RS編解碼器的運行速度及糾錯能力，擴大應用范圍。系統(tǒng)設計的時序仿真表明解碼器8路復用后的數(shù)據(jù)率高達116.65 b/s，最大糾錯能力為7字節(jié)/204字節(jié)，達到良好效果。
      Abstract:
      ?In order to raise RS codec running speed and the ability of error correcting,expand its application,an improved IBM algorithm of RS codec based on FPGA emulational test is designed.And it adopts pipeline and multiplexing technology. The timing simulatiom of this design indicates that the processing speed of the impoved decoder can reach 116.65bps with a maximum error correcting ratio of 7/204 bytes when the multiplexing number is 8.
      高速并行
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