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Clock shew是數(shù)字集成電路設(shè)計中一個重要的因素。本文比較了在同步電路設(shè)計中0clock shew和非0clock shew時鐘分布對電路性能的影響，分析了通過調(diào)整時鐘樹中CLOCK SKEW來改善電路性能的方法，從而說明非0clock shew時鐘分布是如何提高同步電路運行的最大時鐘頻率的。
在當(dāng)前的數(shù)字集成電路設(shè)計中，同步電路占了很大部分。所謂同步電路，也就是電路中的數(shù)據(jù)鎖存是由一個或多個分布在全電路中的時鐘信號來控制的。同步電路中包含三種主要結(jié)構(gòu)：組合電路、時序電路和時鐘分布網(wǎng)絡(luò)。組合電路用來實現(xiàn)各種邏輯計算；時序電路作為存儲單元，用來存儲由時序電路計算得到的邏輯值；時鐘分布網(wǎng)絡(luò)的作用是向整個電路中的時序邏輯提供正確的時鐘信號，以達(dá)到使整個電路正確運行的目的。同步電路中這三種結(jié)構(gòu)之間的關(guān)系可用圖1來表示。
可以看出，時鐘網(wǎng)絡(luò)在同步系統(tǒng)中的作用非常重要，正確的時鐘網(wǎng)絡(luò)可以避免在同步電路中出現(xiàn)競爭冒險及邏輯錯誤。只有保證到達(dá)各個時序單元（包括寄存器、鎖存器）的時鐘信號的時序是正確的，才能保證時序單元在每個時鐘周期鎖存得到正確的邏輯值，從而保證整個電路功能的正確。
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