這一部分主要介紹 FPGA/CPLD設(shè)計的指導(dǎo)性原則，如FPGA設(shè)計的基本原則、基本設(shè)計思想、基本操作技巧、常用模塊等。 FPGA/CPLD設(shè)計的基木原則、思想、技巧和常用模塊是一個非常大的問題，在此不可能面面俱到，只能我們公司項目中常用的一些設(shè)計原則與方法提綱攜領(lǐng)地加以介紹，希望引起同事們的注意，如果大家能有意識的用這些原則方法指導(dǎo)日后的工作，不斷積累和充實自己，將取得事半功倍的效果！

　　本章主要內(nèi)容如下

　　基本原則之一：面積和速度的平衡與互換;

　　基本原則之二：硬件原則;

　　基本原則之三：系統(tǒng)原則;

　　基本原則之四：同步設(shè)計原則;

　　基本設(shè)計思想與技巧之一：乒乓操作

　　基本設(shè)計思想與技巧之二串并轉(zhuǎn)換

　　基本設(shè)計思想與技巧之三：流水線操作;

　　基本設(shè)計思想與技巧之四：數(shù)據(jù)接口的同步方法

　　常用模塊之一：RAM;

　　常用模塊之二：全局時鐘資源與時鐘鎖相環(huán)

　　常用模塊之三：全局復(fù)位/置位信號

　　常用模塊之四：高速串行收發(fā)器

　　這里“面積”指一個設(shè)計消耗 FPGA/CPLD的邏輯資源的數(shù)量，對于FPGA可以用所消耗的觸發(fā)器（FF）和查找表（LUT）來衡量，更一般的衡量方式可以用設(shè)計所占用的等價邏輯門數(shù)?！八俣取敝冈O(shè)計在芯片上穩(wěn)定運行，所能夠達到的最高頻率，這個頻率由設(shè)計的時序狀況決定，和設(shè)計滿足的時鐘周期， pad to pad Time， Clock Setup Time， Clock holdime， Clock-to- Output Delay等眾多時序特征量密切相關(guān)。面積（area）和速度（sped）這兩個指標貫穿著 FPGA/CPLD設(shè)計的始終，是設(shè)計質(zhì)量的評價的終極標準。這里我們就討論下關(guān)于面積和速度的兩個最基本的概念：面積與速度的平衡和面積與速度的互換面積和速度是一對對立統(tǒng)一的矛盾體。要求一個同時具備設(shè)計面積最小，運行頻率最高是不現(xiàn)實的。更科學(xué)的設(shè)計目標應(yīng)該是在滿足設(shè)計時序要求（包含對設(shè)計頻率的要求）的前提下，占用最小的芯片面積。或者在所規(guī)定的面積下，使設(shè)計的時序余量更大，頻率跑得更高。這兩種目標充分體現(xiàn)了面積和速度的平衡的思想。關(guān)于面積和速度的要求，我們不應(yīng)該簡單的理解為工程師水平的提高和設(shè)計完美性的追求，而應(yīng)該認識到它們是和我們產(chǎn)品的質(zhì)量和成本直接相關(guān)的。如果設(shè)計的時序余量比較大，跑的頻率比較高，意味著設(shè)計的健壯性更強，整個系統(tǒng)的質(zhì)量更有保證;另一方面，設(shè)計所消耗的面積更小，則意味著在單位芯片上實現(xiàn)的功能模塊更多，需要的芯片數(shù)量更少，整個系統(tǒng)的成本也隨之大幅度削減。作為矛盾的兩個組成部分，面積和速度的地位是不一樣的。相比之下，滿足時序、工作頻率的要求更重要一些，當(dāng)兩者沖突時，采用速度優(yōu)先的準則。面積和速度的互換是 FPGA/CPLD設(shè)計的一個重要思想。從理論上講，一個設(shè)計如果時序余量較大，所能跑的頻率遠遠高于設(shè)計要求，那么就能通過功能模塊復(fù)用減少整個設(shè)計消耗的芯片面積，這就是用速度的優(yōu)勢換面積的節(jié)約：反之，如果一個設(shè)計的時序要求很高，普通方法達不到設(shè)計頻率，那么一般可以通過將藪據(jù)流串并轉(zhuǎn)換，并行復(fù)制多個操作模塊對整個設(shè)計采取“乒乓操作”和“串并轉(zhuǎn)換”的思想進行運作，在芯片輸岀模塊再在對數(shù)據(jù)進行“并串轉(zhuǎn)換”，是從宏觀上看整個芯片滿足了處理速度的要求，這相當(dāng)于用面積復(fù)制換速度提高。面積和速度的互換的具體操作有很多的技巧，比如模塊復(fù)用，“乒乓操作”，“串并轉(zhuǎn)換”等，需要大家在日后工作中積累掌握。下面舉例說明如何使用“速度換面積”和“面積換速度”。