智能全數(shù)字鎖相環(huán)的設(shè)計(jì)：在FPGA片內(nèi)實(shí)現(xiàn)全數(shù)字鎖相環(huán)用途極廣。本文在集成數(shù)字鎖相環(huán)74297的基礎(chǔ)上進(jìn)行改進(jìn)，設(shè)計(jì)了鎖相狀態(tài)檢測(cè)電路，配合CPU對(duì)環(huán)路濾波參數(shù)進(jìn)行動(dòng)態(tài)智能配置，從而使鎖相環(huán)快速進(jìn)入鎖定狀態(tài)，在最短時(shí)間內(nèi)正常工作并且提高輸出頻率的質(zhì)量。
關(guān)鍵詞： 全數(shù)字鎖相環(huán) 數(shù)字環(huán)路濾波器 數(shù)字單穩(wěn)態(tài)振蕩器
1 引言
數(shù)字鎖相環(huán)路已在數(shù)字通信、無(wú)線電電子學(xué)及電力系統(tǒng)自動(dòng)化等領(lǐng)域中得到了極為廣泛的應(yīng)用。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個(gè)系統(tǒng)集成到一個(gè)芯片上去。在基于FPGA的通信電路中，可以把全數(shù)字鎖相環(huán)路作為一個(gè)功能模塊嵌入FPGA中，構(gòu)成片內(nèi)鎖相環(huán)。
鎖相環(huán)是一個(gè)相位誤差控制系統(tǒng)。它比較輸入信號(hào)和振蕩器輸出信號(hào)之間的相位差，從而產(chǎn)生誤差控制信號(hào)來(lái)調(diào)整振蕩器的頻率，以達(dá)到與輸入信號(hào)同頻同相。所謂全數(shù)字鎖相環(huán)路(DPLL)就是環(huán)路部件全部數(shù)字化，采用數(shù)字鑒相器（DPD）、數(shù)字環(huán)路濾波器(DLF)、數(shù)控振蕩器(DCO)構(gòu)成的鎖相環(huán)路，其組成框圖見(jiàn)圖1示。