本文首先介紹了高速串行鏈路設計中AC耦合電容阻抗優(yōu)化的重要性，然后闡述如何利用Xpeedic蘇州芯禾科技公司旗下軟件ViaExpert對AC耦合電容設計進行前仿真，然后指導后續(xù)PCB設計，最后PCB完成后進行后仿真，完成仿真的閉環(huán)設計。
　　1 引言
　　隨著高速串行總線的速率越來越高，鏈路的阻抗也隨之成為SI工程師關注的焦點。由于高速串行總線鏈路中唯一的無源器件就是AC耦合電容，所以在我們對傳輸線阻抗以及過孔或者連接器的PIN的阻抗優(yōu)化之后，剩下的也就是AC耦合電容的阻抗的優(yōu)化，當然25Gbps鏈路為了進一步減小AC耦合通道阻抗不連續(xù)性的影響，IC廠家直接把AC耦合電容設計在接收端芯片這里，所以對于正在設計10Gbps鏈路的應用，AC耦合電容成為SI工程師的必修課了。
　　AC耦合電容的阻抗仿真，因為需要考慮到焊盤和GND或者POWER平面的容性耦合，所以常規(guī)在HFSS中建模會比較耗費時間，目前芯禾科技推出的ViaExpert建模工具可以針對各種疊層和電容封裝進行AC耦合電容阻抗優(yōu)化前仿真，后續(xù)布線階段也可以導入Brd文件提取出AC耦合電容的焊盤尺寸和掏空的層數(shù)和大小，最終仿真出你所能接受的阻抗設計。
　　2 AC耦合電容的掏空設計
　　AC耦合電容焊盤相比鏈路的走線會比較寬，這樣對于高速信號傳輸來說就是一處阻抗不連續(xù)點（如圖1），為保證阻抗的一致性，AC耦合電容的下方需要做多層的掏空，但是由于PCB設計的第3層或者倒數(shù)第3層通常是POWER層，挖空后可能會導致BGA IO口模擬電源的壓降問題；目前很多電源模塊都具有Remote Sense功能，可以補償PCB壓降問題，所以AC耦合電容焊盤下方做多層掏空也是可以的。
　　在此背景下，我們就需要一種仿真工具可以對掏空大小和掏空層數(shù)做阻抗優(yōu)化仿真，通過調整AC耦合電容焊盤下方的挖空大小以及挖空的層數(shù)來確定單板基于某種疊層下的焊盤阻抗是否比較接近差分傳輸線的阻抗，最終給出PCB設計的優(yōu)化規(guī)則。后續(xù)我將介紹如何利用芯禾科技推出的ViaExpert軟件進行AC耦合電容阻抗優(yōu)化仿真的設計。
　　
　　圖1 高速串行鏈路中AC耦合電容的設計
　　3 AC耦合電容阻抗前仿真優(yōu)化
　　在芯禾科技發(fā)布的最新ViaExpert版本中，有專門針對AC耦合電容阻抗仿真的優(yōu)化流程，軟件界面如下圖2所示。疊層可以利用軟件默認設置也可以由用戶PCB疊層，通過Import按鈕導入。AC耦合電容這里可以支持一對差分也可以支持多對差分進行AC耦合電容的串擾仿真，這里我們只以單對差分為例進行仿真。
　　
　　圖2 AC耦合電容建模初始界面
　　上圖確定好疊層和AC耦合電容的對數(shù)之后我們就可以對單對AC耦合電容的出線及信號孔和地孔做更詳細的設置，具體設置信息如下圖3所示。