前言
　　有時候我們需要進(jìn)行某一個特定量級的測量，但是噪聲或偶發(fā)干擾引起的數(shù)據(jù)錯誤可能會影響測量。假設(shè)我們有一個參數(shù)測量電路，偶爾會記錄一個錯誤數(shù)值，這時我們就要以某種方式對測量值進(jìn)行“過濾”，濾除記錄值中的錯誤數(shù)值。
　　本文將介紹一個能夠在噪聲環(huán)境中減少或?yàn)V除偶發(fā)錯誤測量值的數(shù)字電路。
　　智能移動平均數(shù)
　　延遲線（DL）電路是一個廣為人知的概念，是一個可將電信號延遲一段時間的邏輯元件。從DDR SDRAM （雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器）到DLL（延遲鎖相環(huán)），延遲線的應(yīng)用范圍十分廣泛。在DL延遲線模塊內(nèi)，為生成一個確定性移相信號，我們需要設(shè)定邏輯元件的延時，并調(diào)整延時設(shè)置，以補(bǔ)償制程、電壓和溫度（PVT）對測量值的影響。
　　
　　圖1： 延遲線示例
　　圖 1給出一個預(yù)定數(shù)量的延遲單元構(gòu)成的延遲線電路和通過配置字實(shí)現(xiàn)的反饋通道（Dfb）的示例，通過延遲配置字，可以在Din引腳輸入信號和Dout引腳輸出信號之間設(shè)定所需 延時。每個延遲單元在Din和Dl兩個引腳之間生成固定的通道延時。
　　我們可以通過多種方式計算符合理想延遲要求的配置字，計算已知時鐘延長一個周期所需延遲單元的數(shù)量就是其中一種方法。確定一個延遲單元的延時不難。圖2所示是這種計算方法的原理；ClkIN 是已知時鐘信號，輸出是延長一個周期的ClkIN信號。這個模塊的輸出（延遲單元的數(shù)量）用于確定延遲線的配置，如圖1所示。
　　
　　圖2： 延遲配置字計算示例
　　如果噪聲或干擾在ClkIN上引起尖峰，測量精確度將會受到錯誤數(shù)據(jù)的影響。眾所 周知，錯誤的設(shè)置可能導(dǎo)致延遲線電路暫時性功能紊亂。假設(shè)在一段時間內(nèi)，參考周期比標(biāo)稱值小很多或大很多，輸入延長線的新計算值將會與以前的數(shù)值有很大差異。圖1所示的DL將會生成一個錯誤信號，被隨機(jī)抖動信號吸收。
　　圖3中的示例描述了當(dāng)參考時鐘ClkIN有一個大的峰對峰抖動脈沖時所發(fā)生的情況，這時延遲單元數(shù)量的計算值不同于標(biāo)稱值。