電壓毛刺脈沖在信號鏈路徑中很常見，特別在系統(tǒng)加電或斷電時更是如此。根據(jù)峰值幅度和毛刺脈沖持續(xù)時間的不同，系統(tǒng)輸出中的最終結(jié)果會是災(zāi)難性的。其中的一個示例就是工業(yè)電機控制系統(tǒng)，在這個系統(tǒng)中，數(shù)模轉(zhuǎn)換器 （DAC） 驅(qū)動電機驅(qū)動器，以控制電機旋轉(zhuǎn)。如果毛刺脈沖幅度高于電機驅(qū)動器的靈敏度閾值，當(dāng)系統(tǒng)加電/斷電時，電機會在沒有任何方向控制的情況下旋轉(zhuǎn)。
　　
　　圖1.經(jīng)簡化的輸出級和加電毛刺脈沖
　　之前已經(jīng)分析了高精度DAC經(jīng)緩沖輸出出現(xiàn)加電/斷電毛刺脈沖的原因和減少這些毛刺脈沖的解決方案。這份簡報主要介紹了DAC輸出緩沖器在加電至電壓輸出模式時出現(xiàn)的加電毛刺脈沖。一個高精度DAC可以在多個配置中加電：零量程、中量程，或是高阻抗。用戶可以控制預(yù)斷電狀態(tài)。某些DAC具有內(nèi)置的加電毛刺脈沖減少 （POGR） 電路；這個電路在DAC輸出級未被驅(qū)動的配置中保持DAC的輸出級。經(jīng)緩沖電壓輸出DAC具有一對作為輸出級的PFET和NFET。POGR電路禁用PFET，并將NFET偏置到其閾值電壓 （VTH） 以上，從而最大限度地將加電毛刺脈沖減少到幾百毫伏。
　　并不是每個DAC中都有POGR電路。對于沒有POGR的DAC來說，加電/斷電毛刺脈沖取決于多個因素：
　　1.DAC到電壓輸出模式和高阻抗模式的加電狀態(tài)
　　2.DVDD、VREF、IOVDD和其它電源引腳的加電順序
　　3.反饋網(wǎng)絡(luò)連接
　　4.電源斜升速率
　　5.輸出阻性負載
　　這篇文章所討論的是輸出級被加電至電壓輸出模式的情況。在這個模式下，PFET和NFET的柵極由一個預(yù)輸出級控制。這個預(yù)輸出級需要一個特定的最小電壓來正常啟動。這個電壓也被稱為最小凈空 （VH）。這個電壓取決于預(yù)輸出級架構(gòu)，并且可高至6V。這個電壓遠遠低于數(shù)據(jù)表中所規(guī)定的最小電源電壓 （VDDMIN）。通常情況下，大多數(shù)數(shù)據(jù)表中并未指定此電壓。
　　在達到這個最小凈空電壓前，預(yù)輸出級沒有足夠的凈空來實現(xiàn)正常運行。因此，輸出FET柵極可以低至0V，這使得PFET可以在電源電壓與PFET閾值電壓 （VTP） 相交時，運行為電源與輸出引腳之間的低阻性開關(guān)。因此，輸出能夠隨著電源斜升，從而導(dǎo)致了加電毛刺脈沖（請見圖1）。
　　在這個情況下，毛刺脈沖電壓可以高達最小凈空電壓 （VH）。由于預(yù)輸出級的凈空不足，所以這個毛刺脈沖與電源斜升速率無關(guān)。所有DAC數(shù)據(jù)表都規(guī)定了一個輸出上的最小阻性負載（通常為1kW）。將一個阻性負載加載到DAC輸出上是盡可能減小這個毛刺脈沖的常見技術(shù)。然而，這項技術(shù)并不能最大限度地減少毛刺脈沖幅度，這是因為輸出PFET運行為一個電源與輸出引腳之間的開關(guān)（或短接）。加電序列和反饋網(wǎng)絡(luò)連接會進一步加大這個毛刺脈沖。由于這些因素通常是相互關(guān)聯(lián)的，它們都作為一種情況進行分析。