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      電子發(fā)燒友網(wǎng)>電子資料下載>嵌入式開發(fā)>基于System Verilog中的隨機化激勵

      基于System Verilog中的隨機化激勵

      2017-10-31 | rar | 0.24 MB | 次下載 | 免費

      資料介紹

      　　隨著電路工藝設計技術(shù)的不斷發(fā)展 ，集成電路的邏輯設計變得越來越復雜 ，隨之對驗證工作提 出了更高的要求 。由于投片 （tip—out）的費用較高 ，很有必要在投片前對芯片設計進行全面 、可信的驗證 ，以盡量減少 “設計——測試——投片——調(diào)試——發(fā)現(xiàn) Bug修改設計”這一流程 的迭代次數(shù)。因此在集成 電路芯片的設計中 ，尤其是復雜邏輯設計中 ，對測試工作 的效率和可靠性提出了更高的要求。在傳統(tǒng)的驗證方法中，也有將激勵隨機化 的方法 ，這樣可以用較少的測試代碼生成較多 、較全面的測試激勵 。這些方法減少了人為因素的干擾 ，能有效地提高驗證 的工作效率和可靠性 。在 SystemVerilog中 ，強調(diào)在 驗證 中使用可重用的驗證 IP，包括如何生成 隨機化激勵 。對于如何盡可能地使用 已有 的驗證 IP，以及編寫符合標準 的可重用驗證組件 ，SystemVerilog提供了一整套 的機制 ，這使得符合規(guī)范的隨機化激勵組件能夠很好地在多個設計間復用 ，這更進一步地提高了驗證工作的效率和可靠

      System Verilog中的隨機化激勵

      嵌入式 Verilog
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