1. 產(chǎn)生一個(gè)高電平持續(xù)時(shí)間和低電平持續(xù)時(shí)間分別為3 ns和10 ns的時(shí)鐘。

　　2. 編寫(xiě)一個(gè)產(chǎn)生圖11 - 11所示波形的Verilog HDL模型。

　　3. 產(chǎn)生一個(gè)時(shí)鐘C l o c k V，該時(shí)鐘是模塊G e n C l k D中描述的時(shí)鐘C l k D（如圖11 - 6所示）的相移時(shí)鐘，相位延遲為15 ns 。［提示：用連續(xù)賦值語(yǔ)句可能會(huì)不合適。］

　　4. 編寫(xiě)測(cè)試時(shí)序檢測(cè)器的測(cè)試驗(yàn)證程序。時(shí)序列檢測(cè)器按模式1 0 0 1 0在每個(gè)時(shí)鐘正沿檢查輸入數(shù)據(jù)流。如果找到該模式，將輸出置為1；否則輸出置為0。

　　5. 編寫(xiě)一個(gè)模塊生成兩個(gè)時(shí)鐘， C l o c k A和C l o c k B。C l o c k A 延遲10 ns后有效，C l o c k B延遲4 0n s后有效。兩個(gè)時(shí)鐘有相同的高、低電平持續(xù)時(shí)間，高電平持續(xù)時(shí)間為1 ns，低電平持續(xù)時(shí)間為2 n s。C l o c k B與時(shí)鐘C l o c k A邊沿同步，但極性相反。

　　6. 描述4位加法/減法器的行為模型。用測(cè)試驗(yàn)證模塊測(cè)試該模型。在測(cè)試驗(yàn)證模塊內(nèi)描述所有輸入激勵(lì)及其期望的輸出值。將輸入激勵(lì)、期望的輸出結(jié)果和監(jiān)控輸出結(jié)果轉(zhuǎn)儲(chǔ)到文本文件中。

　　7. 描述在兩個(gè)4位操作數(shù)上執(zhí)行所有關(guān)系操作（《， 《=， 》， 》=）的A L U。編寫(xiě)一個(gè)從文本文件中讀取測(cè)試模式和期望結(jié)果的測(cè)試驗(yàn)證模塊。

　　8. 編寫(xiě)一個(gè)對(duì)輸入向量作算術(shù)移位操作的模塊。指定輸入長(zhǎng)度用參數(shù)表示，缺省值為3 2。同時(shí)指定移位次數(shù)用參數(shù)表示，缺省值為1。編寫(xiě)一個(gè)模擬、測(cè)試模塊以驗(yàn)證對(duì)1 2位向量進(jìn)行8次移位算術(shù)操作的正確性。

　　9. 編寫(xiě)N倍時(shí)鐘倍頻器模型。輸入是頻率未知的參考時(shí)鐘。輸出時(shí)鐘的倍數(shù)與參考時(shí)鐘的每個(gè)正沿同步。［提示：確定參考時(shí)鐘的時(shí)鐘周期。

　　10. 編寫(xiě)一個(gè)模型，顯示輸入時(shí)鐘每次由0轉(zhuǎn)換到1的時(shí)間。