在課堂中，能在第一時(shí)間完整而連續(xù)地回答出相應(yīng)的內(nèi)容，是因?yàn)槔蠋煵捎命c(diǎn)名的方式，排除了幾個(gè)人同時(shí)爭搶回答而造成的干擾。 PCB上存在類似的情況，其中不同導(dǎo)線上的多個(gè)信號可能相互干擾。當(dāng)信號傳輸?shù)狡叫袑?dǎo)線時(shí)產(chǎn)生相應(yīng)的電磁能時(shí)，就被稱為耦合。導(dǎo)體之間的耦合可以是好的也可以是壞的，可以表示為0和1（或0％和100％）之間的比率。例如，可以使用捆綁導(dǎo)體或雙絞線電纜來實(shí)現(xiàn)支持良好信號傳輸?shù)慕跬昝赖鸟詈媳?。不良耦合或串?dāng)_通常是指由于另一導(dǎo)體對相鄰導(dǎo)體的信號產(chǎn)生扭曲或降低信號質(zhì)量這類不良信號干擾。 讓我們來看看串?dāng)_的原因，然后看看Altium Designer如何幫助您最大限度地減少串?dāng)_對電路板的影響。 什么原因?qū)е麓當(dāng)_？ 串?dāng)_是PCB設(shè)計(jì)人員必須應(yīng)對的信號完整性問題之一。通常，當(dāng)兩個(gè)不同的信號傳播路徑彼此太靠近并且其各自的EM電磁場延伸超出分隔導(dǎo)體的空間時(shí)，發(fā)生串?dāng)_。串?dāng)_可能是數(shù)據(jù)進(jìn)行高速傳輸中最重要的一個(gè)影響因素了。 它是一個(gè)信號對另外一個(gè)信號耦合所產(chǎn)生的一種不受歡迎的能量。根據(jù)麥克斯韋定律，只要有電流的存在，就會有磁場存在，磁場之間的干擾就是串?dāng)_的來源。這個(gè)感應(yīng)信號可能會導(dǎo)致數(shù)據(jù)傳輸?shù)膩G失和傳輸錯(cuò)誤。所以串?dāng)_對于綜合布線來說，無疑是個(gè)最厲害的天敵。由于這種干擾是不希望的，因此可將其歸類為噪聲并且會導(dǎo)致信號失真或降低信號純度。? ? 1）元件問題 隨著電子產(chǎn)品變得越來越小，它們所包含的PCB也必須更小。然而，這些尺寸減小通常與對更大功能的需求相匹配。為了實(shí)現(xiàn)這些可能看起來彼此矛盾的目標(biāo)，元件封裝變得更小但具有更大量的網(wǎng)絡(luò)連接或引腳數(shù)。顯然，這會導(dǎo)致引腳間的間距變得更緊，從而促使電容耦合。引腳之間的耦合可能發(fā)生在沿著電路板表面從元件延伸的連接或從元件下方延伸，以便信號流過通孔。 2）布線問題 隨著布線在電路板上占據(jù)更多空間，可能會出現(xiàn)更多可能發(fā)生串?dāng)_的區(qū)域。這包括在焊盤或布線路徑的起點(diǎn)和終點(diǎn)，以及同一層以及層與層之間的相鄰路徑。焊盤上的串?dāng)_類似于元件引腳之間的串?dāng)_。在沿著導(dǎo)線路徑上，干擾通常是由于相似長度的信號路徑在相同角度處的分離不充分或具有銳角彎曲的單根導(dǎo)線。當(dāng)疊層中的信號層未被電介質(zhì)充分隔離時(shí)，也可能在不同層上的布線之間發(fā)生串?dāng)_。 Altium Designer 中的串?dāng)_消除技術(shù) 看起來串?dāng)_對于PCB設(shè)計(jì)的良好信號完整性來說是一個(gè)不可逾越的障礙，特別是對于小而密集的復(fù)雜電路板。當(dāng)然，這是一個(gè)重大的設(shè)計(jì)挑戰(zhàn)，但有一些技術(shù)可以用來減少串?dāng)_對電路工作的影響。為了充分利用這些技術(shù)，我們首先需要能夠分析我們的電路板信號，以確定是否需要消除串?dāng)_。Altium Designer提供了執(zhí)行信號完整性分析的工具，如下圖所示。 信號完整性分析案例