如今，無線系統(tǒng)無處不在，無線設備和服務的數(shù)量持續(xù)增長。設計完整的RF系統(tǒng)是一項跨學科設計挑戰(zhàn)，模擬RF前端是其中最關鍵的部分。然而，AD9361等集成RF收發(fā)器的推出顯著減少了此類設計的RF挑戰(zhàn)。這些收發(fā)器可為模擬RF信號鏈提供數(shù)字接口，允許輕松集成到ASIC或FPGA，進行基帶處理?；鶐?a target='_blank' class='arckwlink_none'>處理器（BBP）允許在終端應用和收發(fā)器設備之間的數(shù)字域中處理用戶數(shù)據(jù)。此外，使用Simulink等系統(tǒng)建模工具可以輕松完成基帶處理器設計。然而，新手用戶可能會發(fā)現(xiàn)難以理解和解決這個通信系統(tǒng)難題。本文嘗試為無線傳輸通信系統(tǒng)設計和實施簡單的RF基帶處理器。設計使用AD9361 FPGA參考設計框架，在AD-FMCOMMS2-EBZ和Xilinx? ZC706平臺上實施。本文第一部分詳細描述該基帶處理器的一般設計原則。該部分主要是BBP的理論介紹。在第二部分，使用ADI公司的 AD9361FPGA參考設計討論BBP的實際硬件實施。值得注意的是，主要設計目標是使設計盡可能簡單，并在實驗室環(huán)境中演示快速無線數(shù)據(jù)傳輸。在使用和干擾RF頻譜時，須考慮到法規(guī)及其他影響。

　　在兩個正交信號IQ上重復數(shù)據(jù)

　　注意，載波相互獨立且彼此不同步。因此，發(fā)射和接收載波之間存在相位和頻率偏移。這將對接收器的解調產生不利影響。一個重要問題是信號反轉，正交信號可能會反轉其作用，因為偏移會定期合并和漂離。克服這種不確定性的簡單方法是在兩個正交信號上重復相同數(shù)據(jù)。

　　以串行形式發(fā)送和接收數(shù)據(jù)（按位）

　　大多數(shù)情況下，與BBP連接的RF前端接口是DAC和ADC。這些是模擬信號的數(shù)字接口。因此，不能簡單地將數(shù)據(jù)發(fā)送到DAC 輸入，并預計在ADC輸出端獲得相同數(shù)據(jù)。數(shù)據(jù)以串行形式發(fā)射，將單個位數(shù)據(jù)映射到DAC的全部分辨率。同樣，數(shù)據(jù)以串行形式接收，從ADC的全部分辨率解映射。這提供了充足的冗余。如果這些是16位轉換器，則接收器將從可能的65536數(shù)據(jù)集中決定1或0。僅這一點，便可以顯著簡化解碼。