隨著半導(dǎo)體制造工藝的持續(xù)縮小，在90 納米及以下的工藝中，時(shí)序、面積、
功耗以及可制造性的問(wèn)題都日趨復(fù)雜。設(shè)計(jì)者希望在電子系統(tǒng)級(jí) (ESL) 設(shè)計(jì)階
段，就能知道他們的設(shè)計(jì)在目標(biāo)工藝下能否達(dá)到預(yù)期要求。Mentor Graphics 公司
的Catapult Library Builder(以下簡(jiǎn)稱Catapult LB)，可以幫助半導(dǎo)體供應(yīng)商提取高
層次綜合(high level synthesis)所需要的工藝庫(kù)。該工藝庫(kù)能讓客戶把C/C++設(shè)計(jì)
直接映射到特定的半導(dǎo)體工藝庫(kù)，進(jìn)行性能和面積的預(yù)估分析，盡早對(duì)設(shè)計(jì)進(jìn)行
優(yōu)化和檢驗(yàn)，增加設(shè)計(jì)成功的機(jī)會(huì)，同時(shí)該工藝庫(kù)的建立也有利于半導(dǎo)體代工廠
商對(duì)新的先進(jìn)工藝的推廣。本文以中芯國(guó)際集成電路制造有限公司(SMIC) 90 納
米的邏輯工藝庫(kù)為例，介紹如何使用Catapult LB 為半導(dǎo)體供應(yīng)商的特定工藝建
庫(kù)，幫助客戶實(shí)現(xiàn)從C/C++到GDSII 的先進(jìn)設(shè)計(jì)流程。文章首先介紹Catapult LB
的建庫(kù)流程，然后介紹Catapult LB 針對(duì)ASIC 工藝庫(kù)不同的元件如標(biāo)準(zhǔn)單元、
存儲(chǔ)單元等建庫(kù)的具體方法，最后介紹如何驗(yàn)證元件庫(kù)并加快建庫(kù)過(guò)程。