課程4：Verilog語法基礎(chǔ)

Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整...

2019-12-23 標(biāo)簽：fpgaverilog時序 3.1k 0

正點原子FPGA之SDRAM：SDRAM操作時序（2）

正點原子FPGA開發(fā)板配套視頻

2019-09-05 標(biāo)簽：fpgasdram時序 3.2k 0

時序約束：輸入演示概念

約束有很多，并且總是有先后的，先約束哪些，再約束哪些，都有講究。按工程需要，定義好步驟，這樣就能一步一步約束，逐個思考，最終完成。

2019-12-20 標(biāo)簽：時序工程 2.3k 0

數(shù)字設(shè)計FPGA應(yīng)用：編譯軟件的安裝與使用

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進...

2019-12-03 標(biāo)簽：fpgaxilinx時序 2.5k 0

數(shù)字設(shè)計FPGA應(yīng)用：阻塞與非阻塞

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進...

2019-12-03 標(biāo)簽：fpga時序 2.4k 0

數(shù)字設(shè)計FPGA應(yīng)用：數(shù)據(jù)類型及變量、常量

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進...

2019-12-03 標(biāo)簽：fpga時序數(shù)據(jù)類型 2.7k 0

FPGA視頻教程：時序分析基礎(chǔ)

時序電路，是由最基本的邏輯門電路加上反饋邏輯回路（輸出到輸入）或器件組合而成的電路，與組合電路最本質(zhì)的區(qū)別在于時序電路具有記憶功能。

2019-12-13 標(biāo)簽：fpga計數(shù)器時序 2.6k 0

FPGA的內(nèi)部結(jié)構(gòu)與組成分析

FPGA利用小型查找表（16×1RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了既可實現(xiàn)...

2019-12-26 標(biāo)簽：fpga觸發(fā)器時序 3.3k 0

時序約束：不需要檢查的路徑

時序表示動態(tài)規(guī)?；蜻^程的時間演化。它們用于識別、建模和預(yù)測在離散時間間隔內(nèi)采樣的數(shù)據(jù)中的模式和行為。考慮使用時間表而不是 timeseries 對象，以...

2019-12-20 標(biāo)簽：數(shù)據(jù)時序 2.4k 0

時序約束步驟：系統(tǒng)同步與源同步

針對普通時鐘系統(tǒng)存在著限制時鐘頻率的弊端，人們設(shè)計了一種新的時序系統(tǒng)，稱之為源同步時序系統(tǒng)。它最大的優(yōu)點就是大大提升了總線的速度，在理論上信號的傳送可以...

2019-12-20 標(biāo)簽：時鐘總線時序 5.3k 0

時序約束步驟：生成時鐘約束

差分時鐘是將數(shù)據(jù)從源傳送到目的地有兩種常用的電氣方法。一種方法使用“單端”發(fā)信號概念，它在發(fā)射機和接收機之間使用兩個導(dǎo)體。

2019-12-20 標(biāo)簽：數(shù)據(jù)時鐘時序 2.7k 0

時序約束的步驟分析

FPGA中的時序問題是一個比較重要的問題，時序違例，尤其喜歡在資源利用率較高、時鐘頻率較高或者是位寬較寬的情況下出現(xiàn)。建立時間和保持時間是FPGA時序約...

2019-12-23 標(biāo)簽：fpga芯片時序 2.9k 0

時序約束的四大步驟的具體介紹

FPGA中的時序問題是一個比較重要的問題，時序違例，尤其喜歡在資源利用率較高、時鐘頻率較高或者是位寬較寬的情況下出現(xiàn)。建立時間和保持時間是FPGA時序約...

2019-12-23 標(biāo)簽：fpga時鐘時序 4.8k 0

數(shù)字設(shè)計FPGA應(yīng)用:74x163回顧

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進...

2019-12-05 標(biāo)簽：fpgaxilinx時序 4k 0

數(shù)字設(shè)計FPGA應(yīng)用：時序邏輯電路FPGA的實現(xiàn)

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進...

2019-12-05 標(biāo)簽：fpga存儲時序 3.6k 0

時序邏輯：FPGA/ASIC電路結(jié)構(gòu)

FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic B...

2019-12-02 標(biāo)簽：fpgaasic時序 2.3k 0