硬件

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硬件（英文名Hardware）是計(jì)算機(jī)硬件的簡(jiǎn)稱（中國大陸及香港用語，臺(tái)灣作硬體），是指計(jì)算機(jī)系統(tǒng)中由電子，機(jī)械和光電元件等組成的各種物理裝置的總稱。這些物理裝置按系統(tǒng)結(jié)構(gòu)的要求構(gòu)成一個(gè)有機(jī)整體為計(jì)算機(jī)軟件運(yùn)行提供物質(zhì)基礎(chǔ)。

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硬件技術(shù)

電源管理框架總結(jié)

計(jì)算機(jī)運(yùn)行在物理世界中，物理世界中的一切活動(dòng)都需要消耗能量。能量的形式有很多種，如熱能、核能、化學(xué)能等。計(jì)算機(jī)消耗的是電能，其來源是電池或者外電源。

2022-09-02 標(biāo)簽：電源管理計(jì)算機(jī)硬件 2.9k 0

關(guān)于RTL表達(dá)式和運(yùn)算符

經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運(yùn)算符。

2022-09-01 標(biāo)簽：硬件 RTL 移位器 2.8k 0

關(guān)于數(shù)字硬件建模SystemVerilog

經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運(yùn)算符。

2022-09-01 標(biāo)簽：硬件 RTL 編譯器 2.2k 0

使用Verilog/SystemVerilog硬件描述語言練習(xí)數(shù)字硬件設(shè)計(jì)

HDLBits 是一組小型電路設(shè)計(jì)習(xí)題集，使用 Verilog/SystemVerilog 硬件描述語言 (HDL) 練習(xí)數(shù)字硬件設(shè)計(jì)~

2022-08-31 標(biāo)簽：電路設(shè)計(jì)硬件 Verilog 3k 0

rubik混部引擎的愿景、目標(biāo)、設(shè)計(jì)原則

在云上業(yè)務(wù)類型和硬件資源越來越豐富的背景下，對(duì)云原生系統(tǒng)提出了更高的管理要求，例如在概論[1]中提到的資源利用率問題，服務(wù)質(zhì)量保障問題，黑盒泛化問題，異...

2022-08-30 標(biāo)簽：帶寬硬件隔離技術(shù) 1.4k 0

形式驗(yàn)證工具對(duì)系統(tǒng)功能的設(shè)計(jì)

形式驗(yàn)證工具（Formal Verification Tool）是通過數(shù)學(xué)邏輯的算法來判斷硬件設(shè)計(jì)的功能是否正確，通常有等價(jià)性檢查（Equivalenc...

2022-08-25 標(biāo)簽：硬件形式驗(yàn)證數(shù)學(xué)邏輯 2.4k 0

嵌入式設(shè)備通信協(xié)議的特點(diǎn)

保證協(xié)議是一個(gè)簡(jiǎn)單的方案，晦澀難懂往往意味著實(shí)現(xiàn)困難和容易出錯(cuò)。協(xié)議的結(jié)構(gòu)宜采用平面方式，每個(gè)域作用明確，數(shù)據(jù)域盡可能設(shè)計(jì)得長(zhǎng)度和位置固定，注釋詳盡，文...

2022-08-23 標(biāo)簽：嵌入式通信協(xié)議硬件 1.1k 0

基于FPGA的Poseidon哈希算法硬件加速方案

該項(xiàng)目基于AMD Xilinx Varium C1100 FPGA加速卡，為 Filecoin 區(qū)塊鏈應(yīng)用中的Poseidon哈希算法提供了一套完整的硬...

2022-08-19 標(biāo)簽：fpga 硬件哈希算法 3.6k 0

基于FPGA視頻圖像算法開發(fā)

基于二值圖像的濾波算法即形態(tài)學(xué)濾波，在圖像目標(biāo)采集的預(yù)處理中經(jīng)常被使用到，針對(duì)不同的使用場(chǎng)景涉及到腐蝕、膨脹、開閉運(yùn)算等處理。

2022-08-17 標(biāo)簽：fpga 視頻圖像硬件 1.8k 0

關(guān)于YOLOU中模型的測(cè)試

整個(gè)算法完全是以YOLOv5的框架進(jìn)行，主要包括的目標(biāo)檢測(cè)算法有：YOLOv3、YOLOv4、YOLOv5、YOLOv5-Lite、YOLOv6、YOL...

2022-08-16 標(biāo)簽：硬件模型代碼 1.7k 0

基于MM32生態(tài)實(shí)現(xiàn)I2C接口通訊的方式

對(duì)于I2C的基本概念及時(shí)序等知識(shí)點(diǎn)，本文不再詳細(xì)描述，大家可以下載附件中的《I2C總線概要》和《I2C總線規(guī)范》進(jìn)行研究。本文將通過如下四個(gè)方面，講述...

2022-08-15 標(biāo)簽：硬件接口通訊 I2C接口 2.5k 0

實(shí)際電路中延時(shí)分為哪兩種

傳輸延遲一般為輸入信號(hào)變化到對(duì)應(yīng)輸出信號(hào)變化經(jīng)過的時(shí)間，不會(huì)對(duì)輸入信號(hào)進(jìn)行濾除處理，所以傳輸延遲是一種絕對(duì)延遲，這種延遲類似于物理傳輸線的延遲，在仿真中...

2022-08-10 標(biāo)簽：硬件 Verilog 代碼 4k 0

Linux系統(tǒng)內(nèi)核與Linux發(fā)行套件的區(qū)別

Linux 的學(xué)習(xí)對(duì)于一個(gè)程序員的重要性是不言而喻的。前端開發(fā)相比后端開發(fā)，接觸 Linux機(jī)會(huì)相對(duì)較少，因此往往容易忽視它。但是學(xué)好它卻是程序員必備修養(yǎng)之一。

2022-08-08 標(biāo)簽：操作系統(tǒng)硬件 Linux系統(tǒng) 703 0

數(shù)據(jù)鏈路層的基本概念

協(xié)議：兩個(gè)對(duì)等實(shí)體之間的通信規(guī)則。協(xié)議規(guī)定了通信實(shí)體之間所交換的消息的格式、意義、順序以及針對(duì)收到信息或發(fā)生的事件所采取的動(dòng)作。

2022-08-08 標(biāo)簽：硬件路由器數(shù)據(jù)鏈路層 3.7k 0

J-Scope支持的設(shè)備

硬件-JLINK：常見的JLINK BASE需要V9及以上版本；而JLINK PRO或JLINK ULTRA使用V4及以上版本即可。

2022-08-02 標(biāo)簽：數(shù)據(jù)硬件程序 2.5k 0

如何確定一個(gè)硬件加速應(yīng)用

在開發(fā)一個(gè)加速程序的之前，有一個(gè)很重要的步驟：正確設(shè)計(jì)程序架構(gòu)。開發(fā)人員需要明確軟件應(yīng)用程序中哪一部分是需要硬件加速的，并且它多少的并行量，以保證硬件加...

2022-08-02 標(biāo)簽：fpga Xilinx 硬件 1.1k 0

RTL表達(dá)式和運(yùn)算符

運(yùn)算符對(duì)操作數(shù)執(zhí)行操作。大多數(shù)運(yùn)算符都有兩個(gè)操作數(shù)。

2022-07-21 標(biāo)簽：硬件編碼 RTL 3k 0

C語言的種種缺陷和陷阱

嵌入式產(chǎn)品的可靠性自然與硬件密不可分，但在硬件確定、并且沒有第三方測(cè)試的前提下，使用防御性編程思想寫出的代碼，往往具有更高的穩(wěn)定性。

2022-07-14 標(biāo)簽：硬件 C語言程序 2.5k 0

中穎芯片硬件TWI支持功能

硬件TWI在傳輸ACK/NACK響應(yīng)信號(hào)時(shí)，在SCL由低跳高后產(chǎn)生TWI中斷標(biāo)志(TWINT)，并在SCL由高跳低時(shí)拉低SCL，在TWI中斷標(biāo)志清除后釋...

2022-07-14 標(biāo)簽：硬件 I2C 總線協(xié)議 2.1k 0

Kernel Crash的分析方法與硬件設(shè)計(jì)

我們對(duì)穩(wěn)定性分析第一手分析本上是從debug log開始,它可以直觀的給我們信息反饋, 想對(duì)debug log 中的問題進(jìn)行判斷還需要我們對(duì)設(shè)備的啟動(dòng)流...

2022-07-12 標(biāo)簽：內(nèi)存硬件 Kernel 3.9k 0

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Protues

Protues

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
AD10

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識(shí)別

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FPGA開發(fā)板

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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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PCB封裝庫

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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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面包板

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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
candence

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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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