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標(biāo)簽 > 芯片測(cè)試
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近半年來(lái),由于晶圓代工制程的競(jìng)爭(zhēng)愈演愈烈,也使得上游的EDA(電子設(shè)計(jì)自動(dòng)化)與IP(硅智財(cái))業(yè)者,必須與晶圓代工業(yè)者有更為深入的合作,就各自的專(zhuān)長(zhǎng)彼此...
最新測(cè)試技術(shù)在芯片良率提高中發(fā)揮新作用
在納米設(shè)計(jì)時(shí)代,可制造性設(shè)計(jì)(DFM)方法在提高良率方面中已經(jīng)占據(jù)了中心地位。為了實(shí)現(xiàn)更高的良率,人們?cè)诔跏荚O(shè)計(jì)和制造過(guò)程本身采用了各種技術(shù)。由于采用了...
近年來(lái)對(duì)芯片的高速數(shù)據(jù)處理的要求,使得許多芯片內(nèi)部都已經(jīng)搭載了高速I(mǎi)F的功能。但是,也正是由于它的高速性能造成芯片的測(cè)試變得非常的困難。對(duì)這類(lèi)高速I(mǎi)F芯...
利用EDA工具提高系統(tǒng)級(jí)芯片測(cè)試的效率
利用EDA工具提高系統(tǒng)級(jí)芯片測(cè)試的效率 高度復(fù)雜的SoC設(shè)計(jì)正面臨著高可靠性、高質(zhì)量、低成本以及更短的產(chǎn)品上市周期等日益嚴(yán)峻的挑戰(zhàn)??蓽y(cè)性設(shè)計(jì)通過(guò)提高電路的
2009-12-30 標(biāo)簽:芯片測(cè)試 2.5k 0
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