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鏗騰電子科技有限公司(Cadence Design Systems, Inc; NASDAQ:CDNS)是一個(gè)專門從事電子設(shè)計(jì)自動(dòng)化(EDA)的軟件公司,由SDA Systems和ECAD兩家公司于1988年兼并而成。是全球最大的電子設(shè)計(jì)技術(shù)(Electronic Design Technologies)、程序方案服務(wù)和設(shè)計(jì)服務(wù)供應(yīng)商。其解決方案旨在提升和監(jiān)控半導(dǎo)體、計(jì)算機(jī)系統(tǒng)、網(wǎng)絡(luò)工程和電信設(shè)備、消費(fèi)電子產(chǎn)品以及其它各類型電子產(chǎn)品的設(shè)計(jì)。
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3D-IC設(shè)計(jì)之系統(tǒng)級版圖原理圖一致性檢查
隨著芯片工藝尺寸的縮小趨于飽和或停滯,設(shè)計(jì)師們現(xiàn)在專注于通過 3D-IC 異構(gòu)封裝,在芯片所在平面之外的三維空間中構(gòu)建系統(tǒng)。3D-IC 異構(gòu)封裝結(jié)構(gòu)可能...
Cadence Allegro Xnet的創(chuàng)建詳細(xì)教程
Xnet是指在無源器件的兩端,兩個(gè)不同的網(wǎng)絡(luò),但是本質(zhì)上其實(shí)是同一個(gè)網(wǎng)絡(luò)的這種情況。比如一個(gè)源端串聯(lián)電阻或者串容兩端的網(wǎng)絡(luò)。在實(shí)際設(shè)計(jì)情況中,我們需要對...
Cadence Allegro通過Excel表格創(chuàng)建元器件
在我們遇到引腳數(shù)量特別多的芯片時(shí),此前用的創(chuàng)建元件的方法會(huì)顯得特別的麻煩,且費(fèi)時(shí)費(fèi)力,也會(huì)容易出現(xiàn)錯(cuò)誤,這時(shí)我們可以通過Capture導(dǎo)入Excel表格...
Cadence Allegro如何設(shè)置網(wǎng)格鋪銅
執(zhí)行菜單欄命令Shape--Global Dynamic Parameters命令,如下圖1所示。
隨著先進(jìn)工藝已經(jīng)進(jìn)入到3nm階段,EDA工具對Delay計(jì)算的準(zhǔn)確度變得十分具有挑戰(zhàn)性
OrCAD Capture CIS instance和occurrences概念解析
Capture CIS 中兩個(gè)重要概念:instance 和 occurrences 用 OrCAD 設(shè)計(jì)原理圖必須理解兩個(gè)概念 instance 和 ...
先進(jìn)工藝制程使得設(shè)計(jì)工程師們一次又一次突破了芯片性能、功耗和面積的極限。為了可以繼續(xù)速度更快、功能更強(qiáng)、造價(jià)更省的追求,摩爾人依然在孜孜不倦地尋找新的方...
一般來說,如果用一個(gè)高精度的仿真或者好幾個(gè)獨(dú)立的仿真,是足以應(yīng)付上面的需求的。不過Cadence既然已經(jīng)給了一個(gè)很不錯(cuò)的設(shè)置功能,我們何不試試看呢?
啟動(dòng)之前安裝的License Manager管理器,如圖2-17所示,只有添加Cadence官方授權(quán)的License文件之后功能才會(huì)被激活使用,點(diǎn)擊Br...
對于大規(guī)模的芯片設(shè)計(jì),自上而下是三維集成電路的一種常見設(shè)計(jì)流程。在三維布局中,可以將原始二維布局中相距較遠(yuǎn)的模塊放到上下兩層芯片中,從而在垂直方向相連,...
2022-08-03 標(biāo)簽:集成電路Cadence芯片設(shè)計(jì) 2.3k 0
使用新型Cadence Tensilica DSP FPU實(shí)現(xiàn)最佳PPA
音頻和視頻處理、雷達(dá)、電信、驅(qū)動(dòng)電機(jī)控制、虛擬現(xiàn)實(shí) (VR)、增強(qiáng)現(xiàn)實(shí) (AR) 以及最近的人工智能 (AI) 算法等應(yīng)用都強(qiáng)烈依賴于 DPS(數(shù)字信號...
通過仿真加速基于服務(wù)器的系統(tǒng)架構(gòu)合規(guī)性測試
系統(tǒng)級驗(yàn)證目標(biāo)提出了一個(gè)問題,即驗(yàn)證可能只有在設(shè)計(jì)和驅(qū)動(dòng)程序大部分完全組裝和調(diào)試后才可能進(jìn)行,但在檢查符合性之前等待設(shè)計(jì)完成也沒有什么幫助。 Paul ...
Cadence分析 3D IC設(shè)計(jì)如何實(shí)現(xiàn)高效的系統(tǒng)級規(guī)劃
Cadence Integrity 3D-IC 平臺是業(yè)界首個(gè)全面的整體 3D-IC 設(shè)計(jì)規(guī)劃、實(shí)現(xiàn)和分析平臺,以全系統(tǒng)的視角,對芯片的性能、功耗和面積...
2022-05-23 標(biāo)簽:集成電路IC設(shè)計(jì)封裝 6.2k 0
Integrity?3D-IC平臺助力設(shè)計(jì)者實(shí)現(xiàn)驅(qū)動(dòng)PPA目標(biāo)
Cadence Integrity 3D-IC 平臺是業(yè)界首個(gè)全面的整體 3D-IC 設(shè)計(jì)規(guī)劃、實(shí)現(xiàn)和分析平臺,以全系統(tǒng)的視角,對芯片的性能、功耗和面積...
Cadence分享PCB設(shè)計(jì)教程 如何使用規(guī)則高效管理過孔
本文要點(diǎn) PCB 設(shè)計(jì)中可以使用多少不同的過孔? 在設(shè)計(jì)中使用大量過孔將導(dǎo)致的組織問題。 如何使用Allegro的規(guī)則管理系統(tǒng)管理過孔使用。 羅列任務(wù)清...
2022-05-06 標(biāo)簽:CadencePCB設(shè)計(jì)過孔 7.9k 0
Cadence技巧 混合信號PCB進(jìn)行電磁兼容性分區(qū)和版圖設(shè)計(jì)
本文要點(diǎn) 在混合信號 PCB 中,需要將模擬和數(shù)字信號進(jìn)行物理隔離,這一過程稱為分區(qū)。 對混合信號 PCB 進(jìn)行分區(qū)和合理設(shè)計(jì)版圖有助于減少串?dāng)_和干擾。...
Cadence教程分享PCB射頻天線設(shè)計(jì)和版圖創(chuàng)建技巧
本文要點(diǎn) 射頻天線有多種形式,從集成在芯片中的扁平天線,到直接印制在 PCB 上的銅質(zhì)天線。 創(chuàng)建帶有一個(gè)或多個(gè)天線的版圖時(shí),需要確保在 PCB不同電路...
Clarity 3D Solver 與 Celsius Thermal Solver的算法解密
對于以IC為中心的方法,Celsius Thermal Solver 不僅解決了顯而易見的問題,還解決了 3D IC、裸片到裸片鍵合和硅通孔 (TSV)...
PCB設(shè)計(jì)同步分析之PCB信號線的意外回音怎么處理
(原文來源 Jiefu Wu, Graser ;Cadence楷登PCB及封裝資源中心;在此特別鳴謝?。?文章旨在幫助EE、Layout人員在設(shè)計(jì)前期階...
2020-11-06 標(biāo)簽:pcbCadencePCB設(shè)計(jì) 1.2k 0
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