fifo

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First Input First Output的縮寫(xiě)，先入先出隊(duì)列，這是一種傳統(tǒng)的按序執(zhí)行方法，先進(jìn)入的指令先完成并引退，跟著才執(zhí)行第二條指令。

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fifo技術(shù)

FIFO是隊(duì)列機(jī)制中最簡(jiǎn)單的，每個(gè)接口上只有一個(gè)FIFO隊(duì)列，表面上看FIFO隊(duì)列并沒(méi)有提供什么QoS保證，甚至很多人認(rèn)為FIFO嚴(yán)格意義上不算做一種隊(duì)...

2022-07-10 標(biāo)簽：存儲(chǔ)器數(shù)據(jù)采集 fifo 2.3k 0

淺談FPGA芯片架構(gòu)

?FPGA 芯片架構(gòu)是非常重要的，如果你不了解 FPGA 芯片內(nèi)部的詳細(xì)架構(gòu)。

2023-07-04 標(biāo)簽：fpga fifo 時(shí)鐘 2.2k 0

談一談FIFO的深度

最近加的群里面有些萌新在進(jìn)行討論**FIFO的深度**的時(shí)候，覺(jué)得 **FIFO的深度計(jì)算比較難以理解** 。所

2023-11-28 標(biāo)簽：IC設(shè)計(jì)fifo 時(shí)鐘源 2.2k 0

AXI接口FIFO簡(jiǎn)介

AXI接口FIFO是從Native接口FIFO派生而來(lái)的。AXI內(nèi)存映射接口提供了三種樣式：AXI4、AXI3和AXI4-Lite。除了Native接口...

2025-03-17 標(biāo)簽：接口 fifo 總線 2.2k 0

Synwit SWM系列單片機(jī)的UART FIFO詳解

如何配合接收門(mén)限中斷、接收超時(shí)中斷完成UART數(shù)據(jù)接收。

2023-03-03 標(biāo)簽：芯片單片機(jī)fifo 2.2k 0

FIFO的電路設(shè)計(jì)與仿真驗(yàn)證

在計(jì)算機(jī)中，先入先出隊(duì)列是一種傳統(tǒng)的按序執(zhí)行方法，先進(jìn)入的指令先完成并引退，跟著才執(zhí)行第二條指令（指令就是計(jì)算機(jī)在響應(yīng)用戶操作的程序代碼，對(duì)用戶而言是透明的）。

2019-11-28 標(biāo)簽：計(jì)算機(jī)仿真 fifo 2.2k 0

FPGA之FIFO練習(xí)2：設(shè)計(jì)思路

FIFO( First Input First Output)簡(jiǎn)單說(shuō)就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來(lái)越大，體積越來(lái)越...

2019-11-18 標(biāo)簽：fpga 芯片 fifo 2.2k 0

網(wǎng)卡的Ring Buffer詳解

DMA 將 NIC 接收的數(shù)據(jù)包逐個(gè)寫(xiě)入 sk_buff ，一個(gè)數(shù)據(jù)包可能占用多個(gè) sk_buff , sk_buff 讀寫(xiě)順序遵循FIFO（先入先出）原則。

2023-04-04 標(biāo)簽：網(wǎng)卡 fifo 函數(shù) 2.1k 0

FPGA之FIFO練習(xí)1：設(shè)計(jì)思路

FIFO隊(duì)列具有處理簡(jiǎn)單，開(kāi)銷小的優(yōu)點(diǎn)。但FIFO不區(qū)分報(bào)文類型，采用盡力而為的轉(zhuǎn)發(fā)模式，使對(duì)時(shí)間敏感的實(shí)時(shí)應(yīng)用（如VoIP）的延遲得不到保證，關(guān)鍵業(yè)務(wù)...

2019-12-02 標(biāo)簽：fpga 帶寬 fifo 2.1k 0

FPGA視頻教程：SF-EP1C開(kāi)發(fā)板-基于FIFO的串口發(fā)送機(jī)設(shè)計(jì)

發(fā)送機(jī)是指產(chǎn)生并送出信號(hào)或數(shù)據(jù)的設(shè)備。光發(fā)送機(jī)是光傳輸網(wǎng)中的一類設(shè)備，和光接收機(jī)成對(duì)使用。光發(fā)送機(jī)將電信號(hào)轉(zhuǎn)成光信號(hào)，通過(guò)光纖發(fā)送，光接收機(jī)則將光信號(hào)轉(zhuǎn)...

2019-12-13 標(biāo)簽：fpga fifo 串口 2.1k 0

SDRAM控制器設(shè)計(jì)之異步FIFO的調(diào)用

為了加深讀者對(duì) FPGA 端控制架構(gòu)的印象，在數(shù)據(jù)讀取的控制部分，首先我們可以將SDRAM 想作是一個(gè)自來(lái)水廠，清水得先送至用戶樓上的水塔中存放，在家里...

2025-02-26 標(biāo)簽：FPGA 控制器 SDRAM 2.1k 0

FIFO項(xiàng)目設(shè)計(jì)需求與操作步驟

2019-11-19 標(biāo)簽：計(jì)算機(jī)fifo 2.1k 0

FPGA學(xué)習(xí)-總結(jié)fifo設(shè)計(jì)中深度H的計(jì)算

對(duì)于fifo來(lái)說(shuō)，H的設(shè)置至關(guān)重要。既要保證功能性，不溢出丟數(shù)，也要保證性能流水。深度設(shè)置過(guò)小會(huì)影響功能，過(guò)大又浪費(fèi)資源。因此，總結(jié)下fifo設(shè)計(jì)中深度...

2022-08-29 標(biāo)簽：fpga fifo 2k 0

功能覆蓋率應(yīng)該包含哪些內(nèi)容？

如果某個(gè)場(chǎng)景已經(jīng)使用了covergroup覆蓋，就不需要使用SVA cover重復(fù)覆蓋

2022-11-22 標(biāo)簽：fifo SVA 2k 0

基于環(huán)形隊(duì)列的UART收發(fā)回顯實(shí)驗(yàn)

在實(shí)際項(xiàng)目開(kāi)發(fā)中，由于有些串口不具備FIFO（如SCI1和SCI2）或FIFO的buffer比較小，這可能會(huì)在數(shù)據(jù)處理速度小于數(shù)據(jù)接收速度的時(shí)候，導(dǎo)致數(shù)...

2025-10-27 標(biāo)簽：led燈 fifo 串口 2k 0

分享一個(gè)嵌入式通用FIFO環(huán)形緩沖區(qū)實(shí)現(xiàn)庫(kù)

開(kāi)源項(xiàng)目ringbuff ，是一款通用FIFO環(huán)形緩沖區(qū)實(shí)現(xiàn)的開(kāi)源庫(kù)，作者M(jìn)aJerle，遵循 MIT 開(kāi)源許可協(xié)議。

2024-10-23 標(biāo)簽：緩沖區(qū)嵌入式 fifo 2k 0

基于XC3S400PQ208 FPGA芯片實(shí)現(xiàn)異步FIFO模塊的設(shè)計(jì)

隨著數(shù)字電子系統(tǒng)設(shè)計(jì)規(guī)模的擴(kuò)大，一些實(shí)際應(yīng)用系統(tǒng)中往往含有多個(gè)時(shí)鐘，數(shù)據(jù)不可避免地要在不同的時(shí)鐘域之間傳遞。如何在異步時(shí)鐘之間傳輸數(shù)據(jù)，是數(shù)據(jù)傳輸中一個(gè)...

2020-07-21 標(biāo)簽：fpga 存儲(chǔ)器 fifo 2k 0

FIFO的深度應(yīng)該怎么計(jì)算

FIFO是FPGA/IC設(shè)計(jì)中經(jīng)常使用到的模塊，它經(jīng)常被用在兩個(gè)模塊之間進(jìn)行數(shù)據(jù)的緩存，以避免數(shù)據(jù)在傳輸過(guò)程中丟失。同時(shí)FIFO也經(jīng)常被用在跨時(shí)鐘域處理中。

2024-10-25 標(biāo)簽：FPGA IC設(shè)計(jì)fifo 2k 0

亞穩(wěn)態(tài)理論知識(shí) 如何減少亞穩(wěn)態(tài)

亞穩(wěn)態(tài)（Metastability）是由于輸入信號(hào)違反了觸發(fā)器的建立時(shí)間（Setup time）或保持時(shí)間（Hold time）而產(chǎn)生的。建立時(shí)間是指在...

2023-09-19 標(biāo)簽：TTL fifo 數(shù)字電路 2k 0

Verilog電路設(shè)計(jì)之單bit跨時(shí)鐘域同步和異步FIFO

FIFO用于為匹配讀寫(xiě)速度而設(shè)置的數(shù)據(jù)緩沖buffer，當(dāng)讀寫(xiě)時(shí)鐘異步時(shí)，就是異步FIFO。多bit的數(shù)據(jù)信號(hào)，并不是直接從寫(xiě)時(shí)鐘域同步到讀時(shí)鐘域的。

2023-01-01 標(biāo)簽：fifo Verilog 2k 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
AD10

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FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
PCB封裝

PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
語(yǔ)音交互

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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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FPGA教程

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紅外觸摸屏

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fifo

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