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      標(biāo)簽　>　fpga

      fpga

      fpga

      +關(guān)注1628人關(guān)注

      FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。

      文章：12961個(gè) 瀏覽：637140次 帖子：8006個(gè)

      fpga技術(shù)

      FPGA邏輯設(shè)計(jì)與驗(yàn)證流程

      靜態(tài)時(shí)序分析是一種重要的邏輯驗(yàn)證方法，設(shè)計(jì)者根據(jù)靜態(tài)時(shí)序分 析的結(jié)果來修改和優(yōu)化邏輯，直到設(shè)計(jì)滿足要求。

      2022-11-11 標(biāo)簽：fpgaasic 1k 0

      芯片IC設(shè)計(jì)開發(fā)流程：前端設(shè)計(jì)和后端設(shè)計(jì)階段

      這是一個(gè)關(guān)于系統(tǒng)構(gòu)成和芯片架構(gòu)的高層次描達(dá)文件，涉及芯片的高層次操作、引腳分配與定義、軟件編程模型、可測(cè)性、寄存器定義以及應(yīng)用模型等。

      2022-11-10 標(biāo)簽：fpgaIC設(shè)計(jì) 1.6萬 0

      【高云半導(dǎo)體Combat開發(fā)套件試用體驗(yàn)】FPGA基本語法及Combat使用小技巧

      【高云半導(dǎo)體Combat開發(fā)套件試用體驗(yàn)】FPGA基本語法及Combat使用小技巧

      本文來源電子發(fā)燒友社區(qū)，作者：james， 帖子地址： https://bbs.elecfans.com/jishu_2288839_1_1.html ...

      2022-11-10 標(biāo)簽：fpga高云半導(dǎo)體 2.7k 0

      ARM+FPGA架構(gòu)有什么優(yōu)勢(shì)

      FPGA端實(shí)現(xiàn)SDIO Slave功能 a.FPGA將SDIO Master發(fā)送的2KByte數(shù)據(jù)保存至BRAM。 b.SDIO Master發(fā)起讀數(shù)據(jù)...

      2022-11-10 標(biāo)簽：fpgaarm 2.7k 0

      FPGA拆解FPGA芯片，帶你深入了解其原理

      現(xiàn)場(chǎng)可編程門陣列（FPGA）可以實(shí)現(xiàn)任意數(shù)字邏輯，從微處理器到視頻生成器或加密礦機(jī)，一應(yīng)俱全。FPGA由許多邏輯模塊組成，每個(gè)邏輯模塊通常由觸發(fā)器和邏輯...

      2022-11-10 標(biāo)簽：fpga芯片 3.9k 0

      FPGA技術(shù)：異步FIFO定義及原理詳解

      位寬變換：對(duì)于不同寬度的數(shù)據(jù)接口也可以用FIFO，例如單片機(jī)位8位數(shù)據(jù)輸出，而DSP可能是16位數(shù)據(jù)輸入，在單片機(jī)與DSP連接時(shí)就可以使用FIFO來達(dá)到...

      2022-11-09 標(biāo)簽：fpgafifo 2.4k 0

      怎樣去解決FPGA由于擁塞導(dǎo)致布線失敗的問題呢

      怎樣去解決FPGA由于擁塞導(dǎo)致布線失敗的問題呢

      時(shí)序收斂是指設(shè)計(jì)滿足所有的時(shí)序要求。針對(duì)綜合采用正確的 HDL 和約束條件就能更易于實(shí)現(xiàn)時(shí)序收斂。通過選擇更合適的 HDL、約束和綜合選項(xiàng)，經(jīng)過多個(gè)綜合...

      2022-11-09 標(biāo)簽：fpgaHDL時(shí)序收斂 2k 0

      使用matlab產(chǎn)生采樣率為44.1khz的1khz的sin波

      信號(hào)是表示消息的物理量，如電信號(hào)可以通過幅度、頻率、相位的變化來表示不同的消息。這種電信號(hào)有模擬信號(hào)和數(shù)字信號(hào)兩類。

      2022-11-09 標(biāo)簽：fpga模擬信號(hào)數(shù)字信號(hào) 2.1k 0

      RTL建模中的函數(shù)和任務(wù)討論

      函數(shù)和任務(wù)可以在使用它們的模塊或接口中定義。定義可以出現(xiàn)在調(diào)用函數(shù)或任務(wù)的語句之前或之后完成，函數(shù)和任務(wù)也可以在包中定義，然后導(dǎo)入到模塊或接口中，包導(dǎo)入...

      2022-11-09 標(biāo)簽：fpgaasicRTL 2.1k 0

      淺談Veloce proFPGA 的不同之處

      基于現(xiàn)場(chǎng)可編程門陣列 (FPGA) 的原型驗(yàn)證系統(tǒng)已經(jīng)出現(xiàn)多年。有些公司依賴商用原型驗(yàn)證系統(tǒng)。然而，這些系統(tǒng)常常需要完全獨(dú)立地進(jìn)行開發(fā)，以便在FPGA ...

      2022-11-08 標(biāo)簽：fpgasoc 1.1k 0

      FPGA設(shè)計(jì)：為什么要做同步設(shè)計(jì)?

      　　同步設(shè)計(jì)：。 上游數(shù)據(jù)到下游邏輯單元的傳遞是通過時(shí)鐘來同步的 　　-只要能滿足時(shí)延要求，就可以確保下游邏輯單元能正確采樣到_上游數(shù)據(jù)。

      2022-11-08 標(biāo)簽：fpga同步設(shè)計(jì) 858 0

      FPGA執(zhí)行計(jì)算密集型任務(wù)性能表現(xiàn)及優(yōu)勢(shì)

      計(jì)算性能相對(duì)GPU：FPGA進(jìn)行整數(shù)乘法、浮點(diǎn)乘法運(yùn)算，性能相對(duì)GPU存在數(shù)量級(jí)差距，可通過配置乘法器、浮點(diǎn)運(yùn)算部件接近GPU計(jì)算性能。

      2022-11-08 標(biāo)簽：fpgacpugpu 1.1k 0

      FPGA與CPLD的區(qū)別

      什么是同步邏輯和異步邏輯？同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。

      2022-11-07 標(biāo)簽：fpgacpld 1.4k 0

      基于FPGA的數(shù)字視頻信號(hào)處理器設(shè)計(jì)（附代碼）

      圖像是用各種觀測(cè)系統(tǒng)以不同形式和手段觀測(cè)客觀世界而獲得的，可以直接或間接作用于人眼進(jìn)而產(chǎn)生視知覺的實(shí)體。

      2022-11-07 標(biāo)簽：處理器fpga數(shù)字視頻信號(hào) 1.5k 0

      基于FPGA的VGA/LCD顯示控制器設(shè)計(jì)（附代碼）

      VGA (Video Graphics Array) 即視頻圖形陣列，是IBM于1987年隨PS/2機(jī)(PersonalSystem 2)一起推出的使用...

      2022-11-04 標(biāo)簽：fpgalcd顯示控制器 2.6k 0

      AXI FIFO和AXI virtual FIFO兩個(gè)IP的使用方法

      FIFO 是我們?cè)O(shè)計(jì)中常用的工具，因?yàn)樗鼈兪刮覀兡軌蛟谶M(jìn)行信號(hào)和圖像處理時(shí)緩沖數(shù)據(jù)。我們還使用異步FIFO來處理數(shù)據(jù)總線的時(shí)鐘域交叉問題。

      2022-11-04 標(biāo)簽：fpgafifoAXI 6.5k 0

      關(guān)于FPGA可重構(gòu)技術(shù)分析

      FPGA上的可重構(gòu)技術(shù)根據(jù)FPGA芯片內(nèi)部的不同結(jié)構(gòu)可以分為兩種，分別是動(dòng)態(tài)可重構(gòu)和靜態(tài)可重構(gòu)。

      2022-11-03 標(biāo)簽：fpga 1.4k 0

      基于FPGA的實(shí)時(shí)圖像邊緣檢測(cè)系統(tǒng)設(shè)計(jì)（附代碼）

      在本系統(tǒng)設(shè)計(jì)過程中，我以自頂向下的層次化設(shè)計(jì)思想為主進(jìn)行系統(tǒng)的頂層架構(gòu)設(shè)計(jì)，明確各模塊的功能以及各模塊之間的握手關(guān)系，之后分模塊編寫代碼并加以驗(yàn)證，調(diào)試...

      2022-11-03 標(biāo)簽：fpga檢測(cè)系統(tǒng)實(shí)時(shí)圖像 3.5k 0

      基于FPGA+ARM多路千兆以太網(wǎng)通信接口設(shè)計(jì)

      隨著人工智能、大數(shù)據(jù)和物聯(lián)網(wǎng)等新興技術(shù)的發(fā)展，原始數(shù)據(jù)井噴式地涌現(xiàn)出來，這也對(duì)接口提出了更高的要求[1?2]，高速、可靠的傳輸接口往往是整個(gè)項(xiàng)目的技術(shù)關(guān)鍵。

      2022-11-02 標(biāo)簽：fpgaarm以太網(wǎng) 7.8k 0

      基于FPGA的 IPU路線圖解析

      DPU目前分為SoC（Arm與ASIC協(xié)同架構(gòu)）、FPGA、ASIC三種主要技術(shù)形態(tài)。基于FPGA的DPU擁有最佳的靈活性，但吞吐量、功耗在一定程度上受到限制。

      2022-11-02 標(biāo)簽：fpga英特爾 1.6k 0

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        IoT是Internet of Things的縮寫，字面翻譯是“物體組成的因特網(wǎng)”，準(zhǔn)確的翻譯應(yīng)該為“物聯(lián)網(wǎng)”。物聯(lián)網(wǎng)（Internet of Things）又稱傳感網(wǎng)，簡(jiǎn)要講就是互聯(lián)網(wǎng)從人向物的延伸。
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      • SDK
        SDK
        +關(guān)注
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      • 基站測(cè)試
        基站測(cè)試
        +關(guān)注
        802.11ac與11基站測(cè)試（base station tests） 在基站設(shè)備安裝完畢后，對(duì)基站設(shè)備電氣性能所進(jìn)行的測(cè)量。n的區(qū)別，802.11n無線網(wǎng)卡驅(qū)動(dòng)，802.11n怎么安裝。
      • ESP8266
        ESP8266
        +關(guān)注
        wifi模塊ESP8266的默認(rèn)波特率是115200，但是單片機(jī)不能達(dá)到那么快的傳輸速率，只能使用4800bps，那么設(shè)置的時(shí)候，必不可少的要先用轉(zhuǎn)串口調(diào)試下載器。
      • TMS320F28335
        TMS320F28335
        +關(guān)注
        TMS320F28335是一款TI高性能TMS320C28x系列32位浮點(diǎn)DSP處理器
      • 靜電防護(hù)
        靜電防護(hù)
        +關(guān)注
        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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