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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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如何最大程度地降低地彈噪聲對(duì)單板信號(hào)完整性影響
通過邏輯內(nèi)部定位發(fā)現(xiàn)丟包地點(diǎn)為下行SSRAM讀寫處,即下行業(yè)務(wù)包寫入SSRAM,再讀出后包內(nèi)容出錯(cuò)導(dǎo)致報(bào)文丟棄。FPGA外掛SSRAM結(jié)構(gòu)框圖見圖1,進(jìn)...
2022-07-07 標(biāo)簽:fpga信號(hào)完整性 994 0
ZYNQ數(shù)據(jù)交互通路PS和PL的連接技術(shù)
ZYNQ作為首款將高性能ARMCortex-A系列處理器與高性能FPGA在單芯片內(nèi)緊密結(jié)合的產(chǎn)品,為了實(shí)現(xiàn)ARM處理器和FPGA之間的高速通信和數(shù)據(jù)交互...
ME結(jié)構(gòu)在FPGA加速芯片ACAP有何作用
隨著人工智能和5G的興起,數(shù)據(jù)處理對(duì)芯片的算力和帶寬要求更高。為了布局未來,助力人工智能和5G,賽靈思也推出了自己的FPGA加速芯片-ACAP。ACAP...
FPGA的Block RAM級(jí)聯(lián)架構(gòu)給AI/ML帶來超高數(shù)據(jù)流通量
隨著數(shù)據(jù)中心、人工智能、自動(dòng)駕駛、5G、計(jì)算存儲(chǔ)和先進(jìn)測試等應(yīng)用的數(shù)據(jù)量和數(shù)據(jù)流量不斷增大,不僅需要引入高性能、高密度FPGA來發(fā)揮其并行計(jì)算和可編程硬...
一旦生成了八度音階,就會(huì)根據(jù)八度音階中的四個(gè)圖像構(gòu)建一個(gè) DoG 空間。DoG 代表高斯差分。DoG 是高斯拉普拉斯算子 (LoG) 的計(jì)算效率非常高的...
無人機(jī)項(xiàng)目中4路MIPI技術(shù)解決方案
某無人機(jī)項(xiàng)目4路MIPI技術(shù)方案;調(diào)試助手打印出來的圖像信息,圖中可以顯示已經(jīng)正確地接收了77224幀,共運(yùn)行了約1小時(shí),丟幀為11(注意,此處丟幀是上...
使用像ZYNQ這樣的SOC架構(gòu)的FPGA,開發(fā)難度比較大的,能熟練開發(fā)FPGA已經(jīng)很難了,ZYNQ需要硬件邏輯開發(fā),然后還要開發(fā)ARM。
關(guān)于工程安全保護(hù)的FPGA設(shè)計(jì)方案
AES-EFUSE是將密鑰存儲(chǔ)在FPGA內(nèi)置的,只能寫入一次的EFUSE寄存器中,同時(shí)必須使用原廠的JTAG Cable。寫入后密鑰將永遠(yuǎn)保存在EFUS...
2022-07-04 標(biāo)簽:fpga 3.6k 0
基于Xilinx Zynq UltraScale+ RFSoC ZCU216評(píng)估套件詳細(xì)內(nèi)容介紹
Zynq UltraScale+ RFSoC 是業(yè)界首款單芯片自適應(yīng)無線電平臺(tái),在一款芯片內(nèi)集成射頻直采數(shù)據(jù)轉(zhuǎn)換器、單芯片軟決策前向糾錯(cuò)核(SD-FEC...
FPGA端掛載DDR時(shí),對(duì)FPGA引腳的約束和選擇并不是隨意的,有一定的約束規(guī)則,一般可以通過利用vivado工具中的pin assignment去選擇...
一文詳解Xilin的FPGA時(shí)鐘結(jié)構(gòu)
?xilinx 的 FPGA 時(shí)鐘結(jié)構(gòu),7 系列 FPGA 的時(shí)鐘結(jié)構(gòu)和前面幾個(gè)系列的時(shí)鐘結(jié)構(gòu)有了很大的區(qū)別,7系列的時(shí)鐘結(jié)構(gòu)如下圖所示。
脈沖神經(jīng)網(wǎng)絡(luò)( Spiking neural network-SNN ) 是更接近自然神經(jīng)網(wǎng)絡(luò)的人工神經(jīng)網(wǎng)絡(luò)。
2022-07-03 標(biāo)簽:fpga神經(jīng)網(wǎng)絡(luò)Verilog 3.8k 0
只有當(dāng)FPGA工程需要大量降低功耗時(shí)才有必要引入門控時(shí)鐘,若必須引入門控時(shí)鐘,則推薦使用基于寄存器的門控時(shí)鐘設(shè)計(jì)。
一、如何得到LUT與REG的使用比例 riple 我們先看一個(gè)FPGA工程的編譯結(jié)果報(bào)告: 在這個(gè)報(bào)告中,我們可以看到如下信息: Total logic...
2022-07-03 標(biāo)簽:fpga數(shù)據(jù)Reg 3.1k 0
隨著3G技術(shù)的發(fā)展,關(guān)于圖像、語音、加密等數(shù)字信號(hào)處理技術(shù)隨處可見,而且信號(hào)處理的實(shí)時(shí)性也要求越高。實(shí)時(shí)性即是要求對(duì)信號(hào)處理的速度要快,而乘法器是數(shù)字信...
單口 RAM(Single RAM)、雙口 RAM(Dual RAM)、簡單雙口 RAM(Simple-Dual RAM)、真雙口 RAM(True-D...
明德?lián)PXILINX-K7核心板7K325 410T工業(yè)級(jí)
明德?lián)PMP5650核心板-工業(yè)級(jí) KINTEX-7 FPGA 芯片325T/410T 相對(duì)較低的成本實(shí)現(xiàn)超高的性能
很多讀者對(duì)于怎么進(jìn)行約束,約束的步驟過程有哪些等,不是很清楚。明德?lián)P根據(jù)以往項(xiàng)目的經(jīng)驗(yàn),把時(shí)序約束的步驟,概括分成四大步
AD9361芯片進(jìn)行數(shù)據(jù)接口邏輯代碼的編寫
本文通過以高速AD9361芯片為例進(jìn)行數(shù)據(jù)接口邏輯代碼的編寫,利用SelectIO IP快速高效完成芯片驅(qū)動(dòng)的生成。
2022-07-01 標(biāo)簽:fpga芯片數(shù)據(jù)接口 8.1k 0
FPGA中實(shí)現(xiàn)信號(hào)延時(shí)的資源消耗
在FPGA設(shè)計(jì)中我們經(jīng)常會(huì)遇到對(duì)一個(gè)信號(hào)進(jìn)行延時(shí)的情況,一般只延時(shí)一個(gè)或幾個(gè)CLK時(shí),通常是直接打拍,如果要延時(shí)的CLK較多時(shí),我們會(huì)選擇移位寄存器IP...
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