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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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基于英特爾? Cyclone? V片上系統(tǒng)的安裝
在Cyclone? V平臺(tái)上,Paddle-Lite支持ARM和FPGA的混合調(diào)度。針對(duì)如卷積,池化,全連接等復(fù)雜的運(yùn)算可以部署到FPGA上執(zhí)行,其它的...
?FPGA便捷開(kāi)發(fā)-TCL商店(開(kāi)源)
傳統(tǒng)的FPGA開(kāi)發(fā)都是通過(guò)GUI界面進(jìn)行相關(guān)的“按鈕”式操作,Vivado則在引入Tcl解釋器后,可以通過(guò)非工程模式進(jìn)行操作,一個(gè)Tcl腳本即可自動(dòng)化建...
在開(kāi)發(fā)FPGA綁定管腳時(shí),經(jīng)常會(huì)看到HP Bank、HR Bank和HD Bank,它們分別是什么意思?分別可以適用于哪些應(yīng)用個(gè)???
Xilinx Zynq系列FPGA實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)中相關(guān)資源評(píng)估
FPGA并沒(méi)有像軟件那樣用已有的cache,F(xiàn)PGA的HLS編譯器會(huì)在FPGA中創(chuàng)建一個(gè)快速的memory architecture以最好的適應(yīng)算法中的...
2022-04-07 標(biāo)簽:fpga寄存器神經(jīng)網(wǎng)絡(luò) 8.7k 0
CMOS圖像傳感器是近些年發(fā)展較快的一種新型圖像傳感器。CMOS圖像傳感器具有體積小、成本低、重量輕、功耗低、易于控制等優(yōu)點(diǎn),已經(jīng)廣泛應(yīng)用于各種圖像采...
如何設(shè)計(jì)參數(shù)化數(shù)據(jù)選擇器
在FPGA設(shè)計(jì)中,大部分情況下我們都得使用到數(shù)據(jù)選擇器。并且為了設(shè)計(jì)參數(shù)化,可調(diào),通常情況下我們需要一個(gè)參數(shù)可調(diào)的數(shù)據(jù)選擇器,比如M選1,M是可調(diào)的參數(shù)。
2022-03-30 標(biāo)簽:fpga數(shù)據(jù)選擇器編譯器 3.8k 0
SystemVerilog對(duì)硬件功能如何進(jìn)行建模
本文定義了通常用于描述使用SystemVerilog對(duì)硬件功能進(jìn)行建模的詳細(xì)級(jí)別的術(shù)語(yǔ)。
眾所周知,軟件如ARM、DSP、單片機(jī)等是按照代碼的順序,一步一步串行執(zhí)行的,通過(guò)使用斷點(diǎn)、打印LOG等方法,順序地檢查每步的執(zhí)行結(jié)果,就能找到問(wèn)題,因...
為什么FPGA成為數(shù)據(jù)中心尖端技術(shù)
我們知道,F(xiàn)PGA的頻率一般只有幾百M(fèi)Hz,而CPU的頻率卻高達(dá)數(shù)GHz。那么,有不少網(wǎng)友心中就有一個(gè)疑問(wèn):“為什么FPGA主頻比CPU慢,但卻可以用來(lái)...
對(duì)于設(shè)計(jì)者來(lái)說(shuō),當(dāng)然希望我們?cè)O(shè)計(jì)的電路的工作頻率(在這里如無(wú)特別說(shuō)明,工作頻率指FPGA片內(nèi)的工作頻率)盡量高。我們也經(jīng)常聽(tīng)說(shuō)用資源換速度,用流水的方式...
在過(guò)去的十年中,可編程邏輯器件(PLD)市場(chǎng)不斷增長(zhǎng),對(duì)PLD的需求不斷增加。具有可編程特性且可編程的芯片稱為PLD。PLD也稱為現(xiàn)場(chǎng)可編程器件(FPD...
現(xiàn)代FPGA的體系結(jié)構(gòu)包括CLB陣列、塊RAM、乘法器、DSP、IOB和數(shù)字時(shí)鐘管理器(DCM)。延遲鎖定環(huán)(DLL)用于賦值具有均勻時(shí)鐘偏移的時(shí)鐘。X...
FPGA 在通信領(lǐng)域的應(yīng)用可以說(shuō)是無(wú)所不能,得益于 FPGA 內(nèi)部結(jié)構(gòu)的特點(diǎn),它可以很容易地實(shí)現(xiàn)分布式的算法結(jié)構(gòu),這一點(diǎn)對(duì)于實(shí)現(xiàn)無(wú)線通信中的高速數(shù)字信號(hào)...
如何最大限度減小電源設(shè)計(jì)中輸出電容的數(shù)量和尺寸
電源輸出電容一般是100 nF至100 μF的陶瓷電容,它們耗費(fèi)資金,占用空間,而且,在遇到交付瓶頸的時(shí)候還會(huì)難以獲得。所以,如何最大限度減小輸出電容的...
2022-03-18 標(biāo)簽:fpga電源設(shè)計(jì)開(kāi)關(guān)穩(wěn)壓器 3.1k 0
FPGA設(shè)計(jì)中時(shí)序分析的基本概念
時(shí)序分析時(shí)FPGA設(shè)計(jì)中永恒的話題,也是FPGA開(kāi)發(fā)人員設(shè)計(jì)進(jìn)階的必由之路。慢慢來(lái),先介紹時(shí)序分析中的一些基本概念。
2022-03-18 標(biāo)簽:fpga時(shí)序分析時(shí)鐘信號(hào) 4.3k 0
如何在FPGA中正確處理浮點(diǎn)數(shù)運(yùn)算
使用插值算法實(shí)現(xiàn)圖像縮放是數(shù)字圖像處理算法中經(jīng)常遇到的問(wèn)題。我們經(jīng)常會(huì)將某種尺寸的圖像轉(zhuǎn)換為其他尺寸的圖像,如放大或者縮小圖像。由于在縮放的過(guò)程中會(huì)遇到...
2022-03-18 標(biāo)簽:fpga計(jì)算機(jī)數(shù)字圖像處理 6.1k 0
計(jì)算隔離式精密高速DAQ的采樣時(shí)鐘抖動(dòng)的簡(jiǎn)單步驟
當(dāng)DAQ信號(hào)鏈被隔離之后,控制采樣保持開(kāi)關(guān)的信號(hào)一般來(lái)自進(jìn)行多通道同步采樣的背板。系統(tǒng)設(shè)計(jì)人員選擇低抖動(dòng)數(shù)字隔離器至關(guān)重要,以使進(jìn)入ADC的采樣保持開(kāi)關(guān)...
2022-03-16 標(biāo)簽:fpga時(shí)鐘抖動(dòng)數(shù)字隔離器 3.4k 0
關(guān)于指數(shù)對(duì)比度增強(qiáng)FPGA實(shí)現(xiàn)
對(duì)比度增強(qiáng)是個(gè)廣泛的話題,前文中關(guān)于直方圖均衡的方法,其實(shí)就是一種對(duì)比度增強(qiáng)。而對(duì)比度增強(qiáng),就是提高明暗之間的差異,從而達(dá)到提高圖像對(duì)比度、改善主觀視覺(jué)...
2022-03-16 標(biāo)簽:fpga代碼指數(shù)函數(shù) 3.3k 0
鎖存器是個(gè)“奇葩”的器件,在FPGA邏輯設(shè)計(jì)中很避諱;在ASIC設(shè)計(jì)中,以前很喜歡(因?yàn)槊娣e小),現(xiàn)在不是很喜歡了。在這里就記錄一下關(guān)于鎖存器的一些事項(xiàng)吧。
從C 到 matlab 到 FPGA,如何實(shí)現(xiàn)CNN的項(xiàng)目
經(jīng)過(guò)了前面的開(kāi)胃菜,項(xiàng)目正式開(kāi)始。一步步講解這個(gè)模型怎么玩起來(lái)的。從C 到 matlab 到 FPGA ,三個(gè)平臺(tái)聯(lián)合起來(lái)完成這個(gè) 由 RTL 實(shí)現(xiàn) C...
2022-03-15 標(biāo)簽:fpga數(shù)據(jù)代碼 3.3k 0
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