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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門(mén)陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。
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CPLD設(shè)計(jì)故障異步時(shí)鐘域處理案例分析
實(shí)際實(shí)現(xiàn)可能略有不同,CPLD邏輯在執(zhí)行清零1)的同時(shí)會(huì)把”cnt”的值鎖存下來(lái),供CPU回讀,也就是1)和3)也可以是一個(gè)步驟。這樣表述是為了突出問(wèn)題代碼。
DDR3 SDRAM控制器IP核的寫(xiě)命令和寫(xiě)數(shù)據(jù)間關(guān)系講解
1. 背景 這篇文章主要介紹了DDR3IP核的寫(xiě)實(shí)現(xiàn)。 2. 寫(xiě)命令和數(shù)據(jù)總線(xiàn)介紹 DDR3 SDRAM控制器IP核主要預(yù)留了兩組總線(xiàn),一組可以直接綁定...
ZYNQ SOC驗(yàn)證設(shè)計(jì):PS端DMA緩存數(shù)據(jù)到PS端DDR
上篇該系列博文中講述W5500接收到上位機(jī)傳輸?shù)臄?shù)據(jù),此后需要將數(shù)據(jù)緩存起來(lái)。當(dāng)數(shù)據(jù)量較大或者其他數(shù)據(jù)帶寬較高的情況下,片上緩存(OCM)已無(wú)法滿(mǎn)足需求...
1、介紹 本用戶(hù)指南介紹了Digilent DVI-to-RGB視頻解碼器知識(shí)產(chǎn)權(quán)。 該IP直接連接到Sink器件的DVI 1.0規(guī)范中定義的原始轉(zhuǎn)換最...
基于FPGA的ASIC協(xié)同原型驗(yàn)證設(shè)計(jì)方案
鑒于芯片設(shè)計(jì)的復(fù)雜度提升, 成功設(shè)計(jì)一個(gè)芯片所牽扯的步驟與過(guò)程也愈加復(fù)雜,所需花費(fèi)的資金也成倍增加,一個(gè)典型的芯片開(kāi)發(fā)項(xiàng)目的周期和花銷(xiāo)如下所示 ? ? ...
基于PCIE(mcap)的部分可重構(gòu)實(shí)現(xiàn)方案
本博文主要是對(duì)基于PCIE(mcap)的部分可重構(gòu)實(shí)現(xiàn)的步驟做一個(gè)簡(jiǎn)單的演示,如有錯(cuò)誤之處,歡迎批評(píng)指正。值得說(shuō)明的是,基于PCIE的部分可重構(gòu)需在ul...
FPGA實(shí)現(xiàn)基于Vivado的BRAM IP核的使用
? Xilinx公司的FPGA中有著很多的有用且對(duì)整個(gè)工程很有益處的IP核,比如數(shù)學(xué)類(lèi)的IP核,數(shù)字信號(hào)處理使用的IP核,以及存儲(chǔ)類(lèi)的IP核,本篇文章主...
基于Block Design方法的Vivado FIR濾波器設(shè)計(jì)與仿真
最近在學(xué)習(xí)FPGA DSP相關(guān)設(shè)計(jì),從濾波器開(kāi)始學(xué)習(xí),最開(kāi)始先生成兩個(gè)正弦信號(hào),產(chǎn)生混頻信號(hào),通過(guò)modelsim仿真來(lái)驗(yàn)證設(shè)計(jì)。 本案例用Block ...
FPGA設(shè)計(jì)案例:數(shù)據(jù)緩存模塊設(shè)計(jì)與驗(yàn)證實(shí)驗(yàn)
本文設(shè)計(jì)思想采用明德?lián)P至簡(jiǎn)設(shè)計(jì)法。上一篇博文中定制了自定義MAC IP的結(jié)構(gòu),在用戶(hù)側(cè)需要位寬轉(zhuǎn)換及數(shù)據(jù)緩存。本文以TX方向?yàn)槔?,設(shè)計(jì)并驗(yàn)證發(fā)送緩存模塊...
2020-12-28 標(biāo)簽:fpga數(shù)據(jù)緩存VerilogHDL 3.7k 0
Vivado FPGA實(shí)現(xiàn)濾波器設(shè)計(jì)解決方案
在Vivado FIR濾波器設(shè)計(jì)與仿真(一)中產(chǎn)生了兩路正弦信號(hào),頻率分別為4MHz和5MHz,今天要進(jìn)行FIR濾波器設(shè)計(jì),在進(jìn)行濾波器設(shè)計(jì)之前,需要對(duì)...
ZYNQ EMIO重用封裝實(shí)現(xiàn)算法板級(jí)驗(yàn)證
為了快速實(shí)現(xiàn)算法板級(jí)驗(yàn)證,PC端需要通過(guò)JTAG或以太網(wǎng)與FPGA形成通路。最簡(jiǎn)單便捷的方案是利用協(xié)議棧芯片,用戶(hù)可以無(wú)視底層,利用簡(jiǎn)單的SPI協(xié)議讀寫(xiě)...
國(guó)內(nèi)的無(wú)線(xiàn)通信系統(tǒng)開(kāi)發(fā)四個(gè)階段流程
作者:?jiǎn)尾?,MATLAB 國(guó)內(nèi)的無(wú)線(xiàn)通信系統(tǒng)研發(fā)過(guò)程通常采用的是瀑布式開(kāi)發(fā)的研發(fā)方式,項(xiàng)目的開(kāi)發(fā)流程按照從左到右依次分為四個(gè)階段: ? ? 瀑布式的研發(fā)...
2020-12-25 標(biāo)簽:fpga無(wú)線(xiàn)通信數(shù)字信號(hào)處理 7k 0
基本數(shù)學(xué)運(yùn)算在FPGA中的實(shí)現(xiàn)算法仿真分析
仿真波形表明,計(jì)算結(jié)果與MATLAB浮點(diǎn)運(yùn)算相近,滿(mǎn)足一般計(jì)算需求。若想提高精度,可以增加CORDIC輸出數(shù)據(jù)位寬。
PYNQ案例(二):ZYNQ與PYNQ的區(qū)別與聯(lián)系
Zynq可擴(kuò)展處理平臺(tái)是賽靈思新一代 FPGA的可編程技術(shù)的產(chǎn)品系列。與采用嵌入式處理器的FPGA不同,Zynq產(chǎn)品系列的處理系統(tǒng)不僅能在開(kāi)機(jī)時(shí)啟動(dòng),而...
PYNQ案例(一):ZYNQ的PL與PS開(kāi)發(fā)
上一期的學(xué)習(xí)中,我們系統(tǒng)性地介紹了PYNQ與ZYNQ地區(qū)別與聯(lián)系。PYNQ = Python + ZYNQ,即將ZYNQ部分功能的Python化,直接調(diào)...
數(shù)字電路設(shè)計(jì)之同步時(shí)序邏輯電路
作者: 小魚(yú),Xilinx學(xué)術(shù)合作 一. 概述 時(shí)序邏輯示意圖,如下圖所示。數(shù)據(jù)從一個(gè)寄存器出來(lái),經(jīng)過(guò)組合邏輯到達(dá)下一個(gè)寄存器。 在學(xué)習(xí)數(shù)字電路的過(guò)程中...
作者:材哥,玩兒轉(zhuǎn)FPGA 前言 vivado和ISE的使用差別很大,Vivado是專(zhuān)門(mén)針對(duì)7系列和以后系列的FPGA/AP SOC進(jìn)行高效設(shè)計(jì)的工具,...
關(guān)于Xilinx FPGA如何獲取FPGA的Device DNA
作者:Evening Xilinx每一個(gè)FPGA都有一個(gè)獨(dú)特的ID,也就是Device DNA,這個(gè)ID相當(dāng)于我們的身份證,在FPGA芯片生產(chǎn)的時(shí)候就已...
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