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FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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Xilinx FPGA案例學(xué)習(xí)之Vivado設(shè)計(jì)綜合約束
在 Flow Navigator 中點(diǎn)擊設(shè)置, 然后選擇Synthesis,或者 selectFlow Settings Synthesis Setti...
slice與全局時(shí)鐘在一起就可以實(shí)現(xiàn)任意的組合邏輯和時(shí)序邏輯功能,但很多時(shí)候咱們還需要將FPGA內(nèi)部的數(shù)據(jù)暫時(shí)存儲,用作它用。Slice作為FPGA最基...
FPGA 技術(shù)的優(yōu)勢:以少量能耗實(shí)現(xiàn)大幅加速
為了加速完成大規(guī)模的計(jì)算工作,眾多金融機(jī)構(gòu)已經(jīng)實(shí)施并行計(jì)算解決方案。這些解決方案雖然能提供幫助,但一般對計(jì)算集群的高能耗重視不夠。
2020-11-24 標(biāo)簽:fpga 2.2k 0
在使用Vivado 的SDK進(jìn)行在線調(diào)試時(shí),需要將FPGA的bit文件燒寫到FPGA中,但是在使用SDK燒寫程序之前必須將已經(jīng)固化在FPGA的程序給擦除...
xilinx7系列FPGA新設(shè)計(jì)的IO專用FIFO解析
之前介紹了 SelectIO 邏輯資源,本篇咱們就聊一聊與SelectIO 邏輯資源水乳交融、相得益彰的另一個(gè)概念I(lǐng)O_FIFO。 1個(gè)IO_FIFO包...
2020-11-29 標(biāo)簽:fpga數(shù)據(jù)緩存 3.8k 0
FPGA中時(shí)鐘速率和多時(shí)鐘設(shè)計(jì)案例分析
01、如何決定FPGA中需要什么樣的時(shí)鐘速率 設(shè)計(jì)中最快的時(shí)鐘將確定 FPGA 必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設(shè)計(jì)中兩個(gè)觸發(fā)器之間一個(gè)信號的傳輸時(shí)...
FPGA產(chǎn)生中偽隨機(jī)數(shù)發(fā)生器分析
1. 概念 通過一定的算法對事先選定的隨機(jī)種子(seed)做一定的運(yùn)算可以得到一組人工生成的周期序列,在這組序列中以相同的概率選取其中一個(gè)數(shù)字,該數(shù)字稱...
【干貨】編輯Xilinx FPGA內(nèi)LUT內(nèi)容的詳細(xì)方案
研究背景及基礎(chǔ)知識 FPGA是實(shí)現(xiàn)高性能計(jì)算與網(wǎng)絡(luò)的重要工具,得益于其高度的并行性與用戶可編程的特性,F(xiàn)PGA得到了越來越廣泛的應(yīng)用。FPGA由CLB(...
FPGA設(shè)計(jì)案例之VerilogHDL可綜合設(shè)計(jì)
一、邏輯設(shè)計(jì) (1)組合邏輯設(shè)計(jì) 下面是一些用Verilog進(jìn)行組合邏輯設(shè)計(jì)時(shí)的一些注意事項(xiàng): ①組合邏輯可以得到兩種常用的RTL 級描述方式。第一種是...
2020-11-23 標(biāo)簽:fpga鎖存器VerilogHDL 4k 0
神經(jīng)網(wǎng)絡(luò)在FPGA上的應(yīng)用:深度壓縮方法
引言 這篇論文來自文章也幫助深鑒科技在國內(nèi)外獲得了一定知名度。深度壓縮首先通過剪枝減少了網(wǎng)絡(luò)的連接,然后通過比特量化來降低權(quán)重量,最后通過無損壓縮方式霍...
2020-11-21 標(biāo)簽:fpga神經(jīng)網(wǎng)絡(luò) 3.9k 0
linux系統(tǒng)和驅(qū)動中按鍵驅(qū)動的編寫詳解
引言 隨著深度學(xué)習(xí)和5G的應(yīng)用,對FPGA的功能要求越來越多。因此近幾年FPGA大廠紛紛將自己的器件集成了更多的內(nèi)核,比如賽靈思的zynq系列就集成了a...
FPGA中復(fù)位電路的亞穩(wěn)態(tài)技術(shù)詳解
只要系統(tǒng)中有異步元件,亞穩(wěn)態(tài)就是無法避免的,亞穩(wěn)態(tài)主要發(fā)生在異步信號檢測、跨時(shí)鐘域信號傳輸以及復(fù)位電路等常用設(shè)計(jì)中。
2020-09-30 標(biāo)簽:fpga寄存器亞穩(wěn)態(tài) 4.5k 0
進(jìn)行RTL代碼設(shè)計(jì)需要考慮時(shí)序收斂的問題
引言 硬件描述語言(verilog,systemVerilog,VHDL等)不同于軟件語言(C,C++等)的一點(diǎn)就是,代碼對應(yīng)于硬件實(shí)現(xiàn),不同的代碼風(fēng)格...
基于FPGA的神經(jīng)網(wǎng)絡(luò)加速硬件和網(wǎng)絡(luò)設(shè)計(jì)的協(xié)同
作者對shuffleNetV2網(wǎng)絡(luò)結(jié)構(gòu)進(jìn)行了更有利于FPGA部署的微調(diào)。
2020-11-21 標(biāo)簽:fpga神經(jīng)網(wǎng)絡(luò) 3.2k 0
基于FPGA的Verilog實(shí)現(xiàn)VGA驅(qū)動電路
VGA全稱是Video Graphics Array,即視頻圖形陣列,是一個(gè)使用模擬信號進(jìn)行視頻傳輸?shù)臉?biāo)準(zhǔn)。分辨率高,顯示速度快。 一、傳輸協(xié)議 VGA...
約束流程 說到FPGA時(shí)序約束的流程,不同的公司可能有些不一樣。反正條條大路通羅馬,找到一種適合自己的就行了。從系統(tǒng)上來看,同步時(shí)序約束可以分為系統(tǒng)同步...
梳狀濾波器以及積分梳狀濾波器的FPGA實(shí)現(xiàn)
作者:lee 在實(shí)現(xiàn)多級CIC濾波器前我們先來了解滑動平均濾波器、微分器、積分器以及梳狀濾波器原理。CIC濾波器在通信信號處理中有著重要的應(yīng)用。 這篇文...
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