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      標(biāo)簽　>　fpga

      fpga

      fpga

      +關(guān)注1629人關(guān)注

      FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。

      文章：12965個 瀏覽：637345次 帖子：8006個

      fpga技術(shù)

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      2019-09-05 標(biāo)簽：fpgasdrambank 3.5k 0

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      2019-12-26 標(biāo)簽：fpga驅(qū)動觸發(fā)器 5.6k 0

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      2019-12-19 標(biāo)簽：fpgaip總線 2k 0

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      Nios Ⅱ處理器具有完善的軟件開發(fā)套件，包括編譯器、集成開發(fā)環(huán)境（IDE）、JTAG調(diào)試器、實(shí)時操作系統(tǒng)（RTOS）和TCP/IP協(xié)議棧。設(shè)計(jì)者能夠用...

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      反編譯國產(chǎn)掌機(jī)代代星的內(nèi)核并運(yùn)行在FPGA上

      這是國外一個著名的搗鼓硬件的老外反編譯國產(chǎn)掌機(jī)代代星的內(nèi)核并運(yùn)行在自制的FPGA上的視頻，這老外還提供了一份技術(shù)文檔。

      2019-12-26 標(biāo)簽：fpga內(nèi)核視頻 3.1k 0

      FPGA之流水線練習(xí)4：設(shè)計(jì)思路

      流水線設(shè)計(jì)就是將組合邏輯系統(tǒng)地分割，并在各個部分（分級）之間插入寄存器，并暫存中間數(shù)據(jù)的方法。目的是將一個大操作分解成若干的小操作，每一步小操作的時間較...

      2019-11-18 標(biāo)簽：fpga流水線頻率 3.2k 0

      基于ZYNQ FPGA與PC的IP設(shè)計(jì)與驗(yàn)證方案（2）

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      賽靈思公司（Xilinx）推出的行業(yè)第一個可擴(kuò)展處理平臺Zynq系列。旨在為視頻監(jiān)視、汽車駕駛員輔助以及工廠自動化等高端嵌入式應(yīng)用提供所需的處理與計(jì)算性能水平。

      2019-12-20 標(biāo)簽：fpga視頻xilinx 1.7k 0

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      FPGA之異步練習(xí)：設(shè)計(jì)思路

      在異步設(shè)計(jì)中，完全避免亞穩(wěn)態(tài)是不可能的。因此，設(shè)計(jì)的基本思路應(yīng)該是：首先盡可能減少出現(xiàn)亞穩(wěn)態(tài)的可能性，其次是盡可能減少出現(xiàn)亞穩(wěn)態(tài)并給系統(tǒng)帶來危害的可能性。

      2019-11-18 標(biāo)簽：fpga設(shè)計(jì)異步 2.1k 0

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      流水線主要是一種硬件設(shè)計(jì)的算法，如第一條中表述的流水線設(shè)計(jì)就是將組合邏輯系統(tǒng)地分割，并在各個部分（分級）之間插入寄存器，并暫存中間數(shù)據(jù)的方法。

      2019-11-18 標(biāo)簽：fpga數(shù)據(jù)流水線 2.6k 0

      FPGA之FIFO練習(xí)2：設(shè)計(jì)思路

      FIFO( First Input First Output)簡單說就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來越大，體積越來越...

      2019-11-18 標(biāo)簽：fpga芯片fifo 2.2k 0

      FPGA之何為異步時序

      異步時序電路是指電路中除以使用帶時鐘的觸發(fā)器外,還可以使用不帶時鐘的觸發(fā)器和延遲元件作為存儲元件;電路中沒有統(tǒng)一的時鐘;電路狀態(tài)的改變由外部輸入的變化直接引起.

      2019-11-27 標(biāo)簽：fpga時序電路觸發(fā)器 2.4k 0

      FPGA之異步練習(xí)1：設(shè)計(jì)思路

      基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)中大都推薦采用同步時序的設(shè)計(jì)，也就是單時鐘系統(tǒng)。但是實(shí)際的工程中，純粹單時鐘系統(tǒng)設(shè)計(jì)的情況很少，特別是設(shè)計(jì)模塊與外圍芯片的通信...

      2019-11-18 標(biāo)簽：fpga芯片時鐘 1.7k 0

      FPGA之簡單代碼的重要性

      不管是學(xué)FPGA還是C語言，任何一種代碼的學(xué)習(xí)都離不開大量的代碼閱讀，也就是多看，多學(xué)習(xí)別人的代碼。初學(xué)者在學(xué)習(xí)的過程中更為重要的是模仿，模仿別人的代碼...

      2019-11-18 標(biāo)簽：fpga代碼 1.9k 0

      FPGA之化簡代碼練習(xí)

      代碼就是程序員用開發(fā)工具所支持的語言寫出來的源文件，是一組由字符、符號或信號碼元以離散形式表示信息的明確的規(guī)則體系。

      2019-11-18 標(biāo)簽：fpga代碼程序員 2.2k 0

      在原來的基礎(chǔ)上繼續(xù)練習(xí)代碼簡化

      FPGA的設(shè)計(jì)流程包括算法設(shè)計(jì)、代碼仿真以及設(shè)計(jì)、板機(jī)調(diào)試，設(shè)計(jì)者以及實(shí)際需求建立算法架構(gòu)，利用EDA建立設(shè)計(jì)方案或HD編寫設(shè)計(jì)代碼，通過代碼仿真保證設(shè)...

      2019-11-27 標(biāo)簽：fpga仿真代碼 1.4k 0

      FPGA模塊之間數(shù)據(jù)的發(fā)送與接收

      FPGA同ASIC不同，開發(fā)的周期比較短，可以結(jié)合設(shè)計(jì)要求改變硬件的結(jié)構(gòu)，在通信協(xié)議不成熟的情況下可以幫助企業(yè)迅速推出新產(chǎn)品，滿足非標(biāo)準(zhǔn)接口開發(fā)的需求。

      2019-11-27 標(biāo)簽：fpgaasic接口 3.4k 0

      在不改變原來時序的情況下簡化部分代碼

      由于FPGA具有布線資源豐富，可重復(fù)編程和集成度高，投資較低的特點(diǎn)，在數(shù)字電路設(shè)計(jì)領(lǐng)域得到了廣泛的應(yīng)用。

      2019-11-27 標(biāo)簽：fpga布線代碼 994 0

      正點(diǎn)原子FPGA之基礎(chǔ)外設(shè)：紅外遙控簡介

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      2019-09-06 標(biāo)簽：fpga無線紅外遙控 4.5k 0

      FPGA異步練習(xí)之測試文件（2）

      FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最...

      2019-11-27 標(biāo)簽：fpga測試存儲器 1.7k 0

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        IoT是Internet of Things的縮寫，字面翻譯是“物體組成的因特網(wǎng)”，準(zhǔn)確的翻譯應(yīng)該為“物聯(lián)網(wǎng)”。物聯(lián)網(wǎng)（Internet of Things）又稱傳感網(wǎng)，簡要講就是互聯(lián)網(wǎng)從人向物的延伸。
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        ESP8266
        +關(guān)注
        wifi模塊ESP8266的默認(rèn)波特率是115200，但是單片機(jī)不能達(dá)到那么快的傳輸速率，只能使用4800bps，那么設(shè)置的時候，必不可少的要先用轉(zhuǎn)串口調(diào)試下載器。
      • TMS320F28335
        TMS320F28335
        +關(guān)注
        TMS320F28335是一款TI高性能TMS320C28x系列32位浮點(diǎn)DSP處理器
      • 靜電防護(hù)
        靜電防護(hù)
        +關(guān)注
        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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