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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門(mén)陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。
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深入淺出玩轉(zhuǎn)FPGA視頻:VGA字符顯示實(shí)驗(yàn)
VGA(視頻圖形陣列)作為一種標(biāo)準(zhǔn)的顯示接口在視頻和計(jì)算機(jī)領(lǐng)域得到了廣泛的應(yīng)用u,在圖像處理中若是采用傳統(tǒng)的數(shù)據(jù)傳輸方式來(lái)使高分辨率圖像實(shí)時(shí)顯示在顯示器...
深入淺出玩轉(zhuǎn)FPGA視頻:基于M4K塊配置ROM的字符數(shù)據(jù)存儲(chǔ)VGA顯示實(shí)驗(yàn)
大多數(shù)計(jì)算機(jī)與外部顯示設(shè)備之間都是通過(guò)模擬VGA接口連接,計(jì)算機(jī)內(nèi)部以數(shù)字方式生成的顯示圖像信息,被顯卡中的數(shù)字/模擬轉(zhuǎn)換器轉(zhuǎn)變?yōu)镽、G、B三原色信號(hào)和...
深入淺出玩轉(zhuǎn)FPGA視頻:PLL配置仿真實(shí)驗(yàn)
鎖相環(huán)PLL,用來(lái)統(tǒng)一整合時(shí)鐘信號(hào),使高頻器件正常工作,如內(nèi)存的存取資料等。PLL用于振蕩器中的反饋技術(shù)。 許多電子設(shè)備要正常工作,通常需要外部的輸入信...
深入淺出玩轉(zhuǎn)FPGA視頻:MAX II內(nèi)部震動(dòng)時(shí)鐘使用實(shí)驗(yàn)
Altera的MAX? II 系列在所有CPLD系列中,其單位I/O引腳的功耗和成本都是最低的。不但具有傳統(tǒng)CPLD設(shè)計(jì)的低成本特性,MAX II CP...
深入淺出玩轉(zhuǎn)FPGA視頻:時(shí)序分析基礎(chǔ)
電路所需信號(hào)可能在不同的時(shí)間到來(lái),其原因可能是輸入數(shù)據(jù)本身產(chǎn)生的時(shí)間不同,或是電路進(jìn)行了不同的操作,器件溫度和偏置電壓不同,也可能是因?yàn)殡娐分胁煌糠值?..
2019-12-16 標(biāo)簽:fpga數(shù)據(jù)時(shí)序分析 2.5k 0
數(shù)字設(shè)計(jì)FPGA應(yīng)用:LED流水燈的程序編寫(xiě)
本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線,全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用,并循序漸進(jìn)...
FPGA設(shè)計(jì)不是簡(jiǎn)單的芯片研究,主要是利用 FPGA 的模式進(jìn)行其他行業(yè)產(chǎn)品的設(shè)計(jì)。 與 ASIC 不同,F(xiàn)PGA在通信行業(yè)的應(yīng)用比較廣泛。
數(shù)字設(shè)計(jì)FPGA應(yīng)用:矩陣式按鍵的設(shè)計(jì)
本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線,全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用,并循序漸進(jìn)...
FPGA如何修復(fù)時(shí)序混亂問(wèn)題(2)
a、大多數(shù)目標(biāo)器件庫(kù)的dff都有異步復(fù)位端口,因此采用異步復(fù)位可以節(jié)省資源。
正點(diǎn)原子開(kāi)拓者FPGA Qsys視頻:GUI綜合實(shí)驗(yàn)
圖形用戶界面是一種人與計(jì)算機(jī)通信的界面顯示格式,允許用戶使用鼠標(biāo)等輸入設(shè)備操縱屏幕上的圖標(biāo)或菜單選項(xiàng),以選擇命令、調(diào)用文件、啟動(dòng)程序或執(zhí)行其它一些日常任...
2019-09-18 標(biāo)簽:fpga通信計(jì)算機(jī) 2.1k 0
數(shù)字設(shè)計(jì)FPGA應(yīng)用:按鍵掃描設(shè)計(jì)
本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線,全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用,并循序漸進(jìn)...
2019-12-05 標(biāo)簽:fpga設(shè)計(jì)按鍵 2.2k 0
FPGA利用小型查找表(16×1RAM)來(lái)實(shí)現(xiàn)組合邏輯,每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端,觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O,由此構(gòu)成了既可實(shí)現(xiàn)...
由FPGA構(gòu)成的電路結(jié)構(gòu)與性能分析
FPGA 器件屬于專用集成電路中的一種半定制電路,是可編程的邏輯列陣,能夠有效的解決原有的器件門(mén)電路數(shù)較少的問(wèn)題。FPGA 的基本結(jié)構(gòu)包括可編程輸入輸出...
正點(diǎn)原子開(kāi)拓者FPGA Qsys視頻:基于高速AD/DA模塊的數(shù)字存儲(chǔ)示波器實(shí)驗(yàn)
ad模塊就是把模擬的電壓量轉(zhuǎn)換成數(shù)字量,da模塊就是把數(shù)字量轉(zhuǎn)換成模擬的電壓量。
FPGA之項(xiàng)目實(shí)戰(zhàn)篇:時(shí)序電路知識(shí)復(fù)習(xí)
我們例舉三人表決器、數(shù)字時(shí)鐘、多終端點(diǎn)歌系統(tǒng)、數(shù)字示波器這四個(gè)實(shí)際的工程項(xiàng)目,手把手帶領(lǐng)大家從分析工程、分解工程、到最終實(shí)現(xiàn)工程。通過(guò)逐個(gè)解決工程中的實(shí)...
基于FPGA實(shí)現(xiàn)狀態(tài)機(jī)的設(shè)計(jì)
狀態(tài)機(jī)有三種描述方式:一段式狀態(tài)機(jī)、兩段式狀態(tài)機(jī)、三段式狀態(tài)機(jī)。下面就用一個(gè)小例子來(lái)看看三種方式是如何實(shí)現(xiàn)的。
2019-08-29 標(biāo)簽:fpga狀態(tài)機(jī) 3.5k 0
關(guān)于狀態(tài)機(jī)的一個(gè)極度確切的描述是它是一個(gè)有向圖形,由一組節(jié)點(diǎn)和一組相應(yīng)的轉(zhuǎn)移函數(shù)組成。狀態(tài)機(jī)通過(guò)響應(yīng)一系列事件而“運(yùn)行”。每個(gè)事件都在屬于“當(dāng)前” 節(jié)點(diǎn)...
2019-10-09 標(biāo)簽:fpga函數(shù)狀態(tài)機(jī) 4.3k 0
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