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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門(mén)陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。
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賽靈思(Xilinx)FPGA用戶(hù)約束文件的分類(lèi)和語(yǔ)法說(shuō)明
FPGA設(shè)計(jì)中的約束文件有3類(lèi):用戶(hù)設(shè)計(jì)文件(.UCF文件)、網(wǎng)表約束文件(.NCF文件)以及物理約束文件(.PCF文件),可以完成時(shí)序約束、管腳約束以...
如果高速PCB 設(shè)計(jì)能夠像連接原理圖節(jié)點(diǎn)那樣簡(jiǎn)單,以及像在計(jì)算機(jī)顯示器上所看到的那樣優(yōu)美的話(huà),那將是一件多么美好的事情。然而,除非設(shè)計(jì)師初入PCB 設(shè)計(jì)...
FPGA開(kāi)發(fā)技巧之同步復(fù)位與異步復(fù)位的理解
前兩天和師兄討論了一下design rule其中提到了同步異步復(fù)位的比較這個(gè)常見(jiàn)問(wèn)題,據(jù)說(shuō)也是IC公司經(jīng)常問(wèn)到的一面試題。
Xilinx FPGA 嵌入式系統(tǒng)程序引導(dǎo)和啟動(dòng)的流程
這篇blog想弄清楚FPGA上電配置后程序引導(dǎo)和啟動(dòng)的整個(gè)流程是怎么樣的,不是談?wù)撊绾尉帉?xiě)bootloader。
詳細(xì)圖解在NetFPGA上創(chuàng)建一個(gè)OpenFlow Switch的網(wǎng)絡(luò)
Author: KiKiCompany:Digilent ChinaEmail : Date: 2012.02.14 目的 如 圖所示,我們會(huì)創(chuàng)建一個(gè)基...
Virtex6 GTX設(shè)計(jì)總結(jié):預(yù)加重、均衡、輸出振幅的值
在Xilinx的Virtex6 FPGA中,GTX作為一種低功耗的吉比特收發(fā)器,配置靈活,功能強(qiáng)大,并與FPGA內(nèi)部的其他邏輯資源緊密聯(lián)系,可用于實(shí)現(xiàn)多...
Nexys3學(xué)習(xí)手記5:流水燈在線(xiàn)運(yùn)行
在進(jìn)行第一個(gè)工程實(shí)例前,順便提一下設(shè)計(jì)工具相關(guān)資源的獲取。從特權(quán)同學(xué)接觸的幾家FPGA開(kāi)發(fā)工具來(lái)看,Xilinx在這方面做得應(yīng)該算是最人性化的了,其設(shè)計(jì)...
Nexys3學(xué)習(xí)手記2:建立自己的開(kāi)發(fā)環(huán)境
接過(guò)Nexys3時(shí),本以為能夠提供一張資料光盤(pán),結(jié)果大失所望,除了靜電袋里一塊精致的電路板,就只有一條用于供電和下載的USB連接線(xiàn)和兩張活頁(yè)。
MAC發(fā)送模塊可將上層協(xié)議提供的數(shù)據(jù)封裝之后通過(guò)MII接口發(fā)送給PHY。
FPGA verilog實(shí)現(xiàn)的1602時(shí)鐘計(jì)數(shù)器
網(wǎng)上很少用人公開(kāi)這一類(lèi)代碼,一搜FPGA 1602,都是寫(xiě)一個(gè)靜態(tài)的顯示,在實(shí)際應(yīng)用中,是沒(méi)有用的,因此這個(gè)簡(jiǎn)單的例子,給大家拋磚引玉了!
2017-02-11 標(biāo)簽:FPGA1602時(shí)鐘計(jì)數(shù)器 2.1k 0
在排布FPGA管腳生成ucf文件的過(guò)程中,當(dāng)FPGA管腳較多的時(shí)候,手工排布管腳不僅效率低,而且很容易出錯(cuò)。借助PlanAhead和Adept等工具,可...
和所有的數(shù)字電路一樣,毛刺也是FPGA電路中的棘手問(wèn)題,它的出現(xiàn)會(huì)影響電路工作的穩(wěn)定性,可靠性,嚴(yán)重時(shí)會(huì)導(dǎo)致整個(gè)數(shù)字系統(tǒng)的誤動(dòng)作和邏輯紊亂。
設(shè)計(jì)過(guò)FPGA的原理圖,看FPGA的手冊(cè),說(shuō)管腳的分配問(wèn)題,如時(shí)鐘管腳要用GC類(lèi)管腳,而且單端時(shí)鐘輸入時(shí)要用P類(lèi)型的管腳,不能用N類(lèi)型管腳等等。
2017-02-11 標(biāo)簽:FPGA 1.3萬(wàn) 0
學(xué)習(xí)FPGA需要注意的幾個(gè)重要問(wèn)題
如何學(xué)好FPGA呢,很多人很困惑,多數(shù)停留在基礎(chǔ)位置徘徊,我就這方面問(wèn)題給大家談幾點(diǎn)自己的看法。
使用Signal Tap II采集到的數(shù)據(jù)進(jìn)行Matlab仿真
在使用FPGA進(jìn)行無(wú)線(xiàn)通信或者進(jìn)行信號(hào)處理時(shí),一般按照這樣的步驟進(jìn)行
2017-02-11 標(biāo)簽:FPGAMatlab仿真Signal Tap II 3.9k 0
FPGA設(shè)計(jì)全流程:ModelsimSynplify.ProISE
介紹如何編譯HDL必須的Xilinx庫(kù)和結(jié)構(gòu)仿真。創(chuàng)建將被編譯庫(kù)的目錄在編譯庫(kù)之前,最好先建立一個(gè)目錄(事實(shí)上必須建立一個(gè)目錄),步驟如下
2017-02-11 標(biāo)簽:FPGAFPGA設(shè)計(jì)Xilinx 1.6k 0
上一篇寫(xiě)了基于Xilinx FPGA的通用信號(hào)發(fā)生器的案例,反響比較好,很多朋友和我探討相關(guān)的技術(shù),其中就涉及到信號(hào)的采集,為了使該文更有血有肉,我在寫(xiě)...
基于System Generator的FPGA開(kāi)發(fā)總結(jié)
前一陣一直在忙,所以沒(méi)有來(lái)得及寫(xiě)博文。弄完雜七雜八的事情,又繼續(xù)FPGA的研究。使用Verilog HDL語(yǔ)言和原理圖輸入來(lái)完成FPGA設(shè)計(jì)的方法都試驗(yàn)...
7 FPGA SATA3.0 6Gbps Host IP通過(guò)UNH
IntelliProp的SATA 6Gb/s Host IP核剛剛在新罕布什爾大學(xué)互通測(cè)試實(shí)驗(yàn)室(UNH-IOL)通過(guò)認(rèn)證測(cè)試。
借助Intel i7 處理器和 Xilinx FPGA實(shí)現(xiàn)的開(kāi)放式毫米波測(cè)試平臺(tái)
美國(guó)國(guó)家儀器公司(NI)和德國(guó)德累斯頓工業(yè)大學(xué)開(kāi)展合作,通過(guò)世界上第一臺(tái)開(kāi)放式毫米波測(cè)試平臺(tái)來(lái)拓展德累斯頓5G實(shí)驗(yàn)室(D5GL),該測(cè)試平臺(tái)能實(shí)時(shí)處理超...
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