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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門(mén)陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。
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IIC總線的FPGA實(shí)現(xiàn)原理及過(guò)程
IIC總線的FPGA實(shí)現(xiàn)原理及過(guò)程 IIC總線概述 IIC開(kāi)發(fā)于1982年,當(dāng)時(shí)是為了給電視機(jī)內(nèi)的CPU和外圍芯片提供更簡(jiǎn)易的互連方式。電視機(jī)是早的嵌入...
時(shí)序邏輯電路會(huì)復(fù)雜很多,強(qiáng)烈推薦mooc上華中科技大學(xué)的數(shù)字電路與邏輯設(shè)計(jì),是我看過(guò)講得最清楚的數(shù)電課。
2023-05-14 標(biāo)簽:fpga寄存器時(shí)序邏輯電路 3.5k 0
FPGA奇偶校驗(yàn)的基本原理及實(shí)現(xiàn)方法
在數(shù)字電路中,數(shù)據(jù)的正確性非常重要。為了保證數(shù)據(jù)的正確性,在傳輸數(shù)據(jù)時(shí)需要添加一些冗余信息,以便在接收端進(jìn)行校驗(yàn)。其中一種常用的校驗(yàn)方式是奇偶校驗(yàn)(Pa...
常見(jiàn)的FPGA復(fù)位設(shè)計(jì)
在FPGA設(shè)計(jì)中,當(dāng)復(fù)位整個(gè)系統(tǒng)或功能模塊時(shí),需要將先關(guān)寄存器被清零或者賦初值,以保證整個(gè)系統(tǒng)或功能運(yùn)行正常。在大部分的設(shè)計(jì)中,我們經(jīng)常用“同步復(fù)位”或...
在FPGA設(shè)計(jì)中,復(fù)位電路是非常重要的一部分,它能夠確保系統(tǒng)從初始狀態(tài)開(kāi)始啟動(dòng)并保證正確運(yùn)行。本文將分別介紹FPGA中三種常用復(fù)位電路:同步復(fù)位、異步復(fù)...
2023-05-14 標(biāo)簽:fpgaFPGA設(shè)計(jì)寄存器 3.5k 0
Verilog實(shí)現(xiàn)流水燈及與C語(yǔ)言的對(duì)比
由原理圖可知僅當(dāng)FPGA的對(duì)應(yīng)管腳輸入低電平時(shí)LED才會(huì)亮,流水燈的效果可以輪流讓四個(gè)對(duì)應(yīng)管腳輸出低電平來(lái)產(chǎn)生。
關(guān)于FPGA原型驗(yàn)證以及芯片驗(yàn)證
SoC的頂層的約束適用于FPGA到其各自時(shí)鐘域中的各個(gè)Flip_Flop,如果定義了跨時(shí)鐘域,也適用于FPGA之間。當(dāng)我們可以確保每個(gè)FPGA邊界都有一...
2023-05-13 標(biāo)簽:fpga時(shí)序驅(qū)動(dòng) 2.4k 0
本文主要介紹verilog常用的循環(huán)語(yǔ)句,循環(huán)語(yǔ)句的用途,主要是可以多次執(zhí)行相同的代碼或邏輯。
2023-05-12 標(biāo)簽:fpgaFPGA設(shè)計(jì)verilog 4k 0
FPGA設(shè)計(jì)的D觸發(fā)器與亞穩(wěn)態(tài)
本系列整理數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)知識(shí)體系架構(gòu),為了方便后續(xù)自己查閱與求職準(zhǔn)備。對(duì)于FPGA和ASIC設(shè)計(jì)中,D觸發(fā)器是最常用的器件,也可以說(shuō)是時(shí)序邏輯的核心...
2023-05-12 標(biāo)簽:fpgaFPGA設(shè)計(jì)反相器 3.1k 0
本系列整理數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)知識(shí)體系架構(gòu),為了方便后續(xù)自己查閱與求職準(zhǔn)備。在FPGA和ASIC設(shè)計(jì)中,對(duì)于復(fù)位這個(gè)問(wèn)題可以算是老生常談了,但是也是最容易...
2023-05-12 標(biāo)簽:fpgaFPGA設(shè)計(jì)觸發(fā)器 6.4k 0
加法器用于兩個(gè)數(shù)或者多個(gè)數(shù)的加和,加法器又分為半加器(half adder)和全加器(full adder)。半加器電路是指對(duì)兩個(gè)輸入數(shù)據(jù)位相加,輸出一...
FPGA設(shè)計(jì):always組合邏輯塊的講解和譯碼器的實(shí)現(xiàn)
always 語(yǔ)句是重復(fù)執(zhí)行的。always 語(yǔ)句塊從 0 時(shí)刻開(kāi)始執(zhí)行其中的行為語(yǔ)句;當(dāng)執(zhí)行完最后一條語(yǔ)句后,便再次執(zhí)行語(yǔ)句塊中的第一條語(yǔ)句,如此循環(huán)...
2023-05-12 標(biāo)簽:fpgaFPGA設(shè)計(jì)仿真 6.4k 0
組合邏輯電路的輸出信號(hào)只與當(dāng)前時(shí)刻的輸入信號(hào)有關(guān),與其他時(shí)刻的輸入狀態(tài)無(wú)關(guān),無(wú)存儲(chǔ)電路或反饋電路。多路選擇器是在多路數(shù)據(jù)傳送過(guò)程中,根據(jù)需要選擇一條電路...
Intel CPU及IPU和SmartNIC對(duì)比分析
英特爾FPGA 提供各類(lèi)可配置的嵌入式SRAM、高速收發(fā)器、高速I(mǎi)/O、邏輯模塊和路由。嵌入式知識(shí)產(chǎn)權(quán)(IP)與出色的軟件工具相結(jié)合,減少了FPGA開(kāi)發(fā)...
FPGA設(shè)計(jì):GPIO怎么走全局時(shí)鐘網(wǎng)絡(luò)
EFX_GBUFCE既可以讓GPIO走全局時(shí)鐘網(wǎng)絡(luò)也可以用于為時(shí)鐘添加使能控制,當(dāng)并不是隨時(shí)需要該時(shí)鐘時(shí)可以把時(shí)鐘禁止以節(jié)省功耗。
2023-05-12 標(biāo)簽:fpga時(shí)鐘網(wǎng)絡(luò)易靈思 1.5k 0
FPGA開(kāi)發(fā)環(huán)境的搭建和verilog代碼的實(shí)現(xiàn)
FPGA需要良好的數(shù)電模電基礎(chǔ),verilog需要良好C語(yǔ)言基礎(chǔ)。
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