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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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如何使用FPGA來實(shí)現(xiàn)浮點(diǎn)運(yùn)算
其基本結(jié)構(gòu)是將適當(dāng)劃分的n個(gè)操作步驟單流向串聯(lián)起來。流水線操作的最大特點(diǎn)是數(shù)據(jù)流在各個(gè)步驟的處理從時(shí)間上看是連續(xù)的順序操作,與此同時(shí)各個(gè)步驟又是同時(shí)并行...
2023-02-08 標(biāo)簽:fpga數(shù)據(jù)處理 3k 0
使用 AMD-Xilinx FPGA設(shè)計(jì)一個(gè)全連接DNN核心現(xiàn)在比較容易(Vitis AI),但是利用這個(gè)核心在 DNN 計(jì)算中使用它是另一回事。本項(xiàng)目...
基于FPGA的單目?jī)?nèi)窺鏡定位系統(tǒng)設(shè)計(jì)
本設(shè)計(jì)對(duì)系統(tǒng)的性能和系統(tǒng)的功能分別進(jìn)行了測(cè)試,性能測(cè)試是對(duì)FPGA的資源利用情況和運(yùn)行速度情況進(jìn)行測(cè)試,功能測(cè)試有腐蝕算法測(cè)試,幀差算法測(cè)試,定位功能調(diào)試等。
2023-02-07 標(biāo)簽:fpga定位系統(tǒng)內(nèi)窺鏡 729 0
FMC標(biāo)準(zhǔn)定義了單寬度(69mm*76.5mm)和雙寬度(139mm*76.5mm)兩種尺寸。單寬度模塊支持到載卡的單個(gè)連接器。雙寬度模塊主要面向需要更...
Debug Core UUID mismatch案例總結(jié)
Efinity在Debug時(shí)會(huì)出現(xiàn)UUID mismatch錯(cuò)誤。很多剛開始使用的人經(jīng)常遇到。下面我們做一個(gè)總結(jié)。歡迎遇到案例時(shí)共同分享。
FPGA時(shí)序約束:如何查看具體錯(cuò)誤的時(shí)序路徑
時(shí)間裕量包括建立時(shí)間裕量和保持時(shí)間裕量(setup slack和hold slack)。從字面上理解,所謂“裕量”即富余的、多出的。
可能你會(huì)有疑問,本來是第15位(對(duì)應(yīng)于x^15),再移位就是第16位,怎樣把第16位轉(zhuǎn)化成低于16位的數(shù)?
隨著消費(fèi)電子和通信等終端設(shè)備需求總量的增長(zhǎng),人工智能、大數(shù)據(jù)、云計(jì)算、智能汽車以及物聯(lián)網(wǎng)邊緣計(jì)算的發(fā)展,對(duì)FPGA的需求也將大增。相比于CPU、GPU,...
2023-02-03 標(biāo)簽:fpga芯片物聯(lián)網(wǎng) 4.5k 0
FPGA:Field(現(xiàn)場(chǎng)) Programmable(可編程) Gate(邏輯門) Array(陣列),F(xiàn)PGA是一種可以重構(gòu)電路的芯片,是一種硬件可...
GPS/GNSS模擬技術(shù)中的軟件定義架構(gòu)
隨著技術(shù)的迭代更新,GPS/GNSS模擬技術(shù)也在不斷發(fā)展進(jìn)步。在過去,想要進(jìn)行GNSS仿真基本上只有一種選擇:使用固定式或分配式的硬件進(jìn)行模擬。
基于FPGA的模擬I2C協(xié)議系統(tǒng)設(shè)計(jì)
I2C(Inter-Integrated Circuit),其實(shí)是 I2C Bus 簡(jiǎn)稱,中文就是集成電路總線,它是一種串行通信總線,使用多主從架構(gòu),由...
菊花鏈,或通過JTAG端口連接多個(gè)DSP、FPGA、CPLD和其他邏輯器件,允許使用單個(gè)JTAG連接器控制它們。菊花鏈通常用于具有多個(gè)JTAG器件的電路...
基于FPGA的系統(tǒng)結(jié)合了兩個(gè)視頻流以提供3D視頻
本文概述了使用模擬或HDMI攝像機(jī)實(shí)現(xiàn)立體視覺(3D視頻)的要求。它描述了一個(gè)基于 FPGA 的系統(tǒng),該系統(tǒng)將兩個(gè)視頻流組合成一個(gè) 3D 視頻流,以便通...
探究一種避免綜合與實(shí)現(xiàn)直接修改BRAM初始化值的方法
以交換機(jī)設(shè)計(jì)為例。在交換機(jī)設(shè)計(jì)前期,轉(zhuǎn)發(fā)表項(xiàng)是固化在交換機(jī)內(nèi)部的(給FPGA片內(nèi)BRAM初始值),但是在測(cè)試過程中,往往需要對(duì)表項(xiàng)進(jìn)行修改,如果直接修改...
FPGA應(yīng)用之vivado三種常用IP核的調(diào)用
今天介紹的是vivado的三種常用IP核:時(shí)鐘倍頻(Clocking Wizard),實(shí)時(shí)仿真(ILA),ROM調(diào)用(Block Memory)。
基于FPGA設(shè)計(jì)一個(gè)能夠?qū)崟r(shí)采集并顯示的數(shù)字圖像處理系統(tǒng)
隨著科學(xué)技術(shù)的高速發(fā)展,F(xiàn)PGA在系統(tǒng)結(jié)構(gòu)上為數(shù)字圖像處理帶來了新的契機(jī)。圖像中的信息并行存在,因此可以并行對(duì)其施以相同的操作,使得圖像處理的速度大大提...
FPGA系列之“Zynq MPSoC PS-PL AXI Interfaces”
S_AXI_ACP_FPD接口實(shí)現(xiàn)了PS 和PL 之間的低延遲連接,通過這個(gè)128位的接口,PL端可以直接訪問APU的L1和L2 cache,以及DDR...
什么是深度學(xué)習(xí)?深度學(xué)習(xí)在FPGA上的優(yōu)缺點(diǎn)
神經(jīng)網(wǎng)絡(luò)是一種模擬人腦的神經(jīng)元和神經(jīng)網(wǎng)絡(luò)的計(jì)算模型。
2023-02-01 標(biāo)簽:fpga神經(jīng)網(wǎng)絡(luò)機(jī)器學(xué)習(xí) 1.3k 0
基于FPGA實(shí)現(xiàn)CAN通信的設(shè)計(jì)方案
從圖中可以看出接收了一包完整的標(biāo)準(zhǔn)數(shù)據(jù)幀。在通過CAN調(diào)試工具進(jìn)行數(shù)據(jù)的發(fā)送測(cè)試時(shí):CAN調(diào)試工具每秒發(fā)送60包,測(cè)試了一個(gè)小時(shí),沒有出現(xiàn)接收數(shù)據(jù)錯(cuò)誤。
如何把FPGA調(diào)試中的數(shù)據(jù)給捕獲出來并保存為文件
在FPGA調(diào)試過程中,經(jīng)常遇到這樣的情況:出現(xiàn)BUG時(shí),想采用仿真環(huán)境把FPGA調(diào)試中遇到的BUG給重現(xiàn)出來,但無論怎樣改變仿真環(huán)境中的激勵(lì),都無法重現(xiàn)...
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