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ADRF6820是一款高度集成的解調(diào)器和頻率合成器,非常適合用于高級(jí)通信系統(tǒng)。 它內(nèi)置一個(gè)寬帶I/Q解調(diào)器、一個(gè)小數(shù)N/整數(shù)N分頻鎖相環(huán)(PLL)以及一...
傳統(tǒng) PLL 與平移環(huán)系統(tǒng)級(jí)封裝技術(shù)
低噪聲平移環(huán)的設(shè)計(jì)涉及眾多電路塊的實(shí)現(xiàn),導(dǎo)致設(shè)計(jì)復(fù)雜,通常體積龐大,靈活性有限。此外,整個(gè)電路必須針對(duì)目標(biāo)操作進(jìn)行驗(yàn)證和特征化。
i.MXRT1xxx系列MCU時(shí)鐘相關(guān)功能引腳作用
如果我們從一顆 MCU 芯片的引腳分類來(lái)看芯片功能,大概可以分為三大類:電源、時(shí)鐘、外設(shè)功能。
馬達(dá)電機(jī)驅(qū)動(dòng)器四大要點(diǎn)概述
前言 ?據(jù)統(tǒng)計(jì),近年來(lái),全世界的馬達(dá)電機(jī)年生產(chǎn)量大約為100億臺(tái),其功耗大約占據(jù)全世界總耗電量的50%。這一數(shù)據(jù)聽上去讓人覺得出乎意料,但是當(dāng)我們細(xì)數(shù)一...
2022-07-07 標(biāo)簽:電機(jī)pll電機(jī)驅(qū)動(dòng) 1.9k 0
具有分布式PLL的相控陣的系統(tǒng)級(jí)本地振蕩器相位噪聲模型
已經(jīng)提出了一種在具有分布式鎖相環(huán)的系統(tǒng)中評(píng)估相位噪聲的方法。該方法的基礎(chǔ)是每個(gè)組件都可以通過(guò)其單獨(dú)的噪聲、組件與系統(tǒng)輸出之間的噪聲傳遞函數(shù)、使用的數(shù)...
基于鎖相環(huán)(PLL)的頻率合成器設(shè)計(jì)
鎖相環(huán)(PLL)電路是由壓控振蕩器(VCO)和鑒相器組成的反饋系統(tǒng),振蕩器信號(hào)跟蹤施加的頻率或相位調(diào)制信號(hào)是否具有正確的頻率和相位。需要從固定低頻率信號(hào)...
如何實(shí)現(xiàn)高性能的鎖相環(huán)(PLL)設(shè)計(jì)
鎖相環(huán)(PLL)是現(xiàn)代通信系統(tǒng)的基本構(gòu)建模塊,通常用在無(wú)線電接收機(jī)或發(fā)射機(jī)中,主要提供"本振"(LO)功能;也可用于時(shí)鐘信號(hào)分配和降...
提供顯著跳頻(FH)優(yōu)勢(shì)的下一代軟件定義無(wú)線電收發(fā)器
本文深入探討了跳頻(FH)的概念,以及如何通過(guò)靈活設(shè)計(jì) ADRV9002?SDR 收發(fā)器的鎖相環(huán)(PLL)架構(gòu)來(lái)實(shí)現(xiàn)四大跳頻特性。這些特性可為用戶提供強(qiáng)...
使用自動(dòng)校準(zhǔn)模式時(shí),總鎖定時(shí)間對(duì)某些應(yīng)用來(lái)說(shuō)可能太長(zhǎng)。 本應(yīng)用筆記提出一種通過(guò)手動(dòng)選擇頻段來(lái)顯著縮短鎖定時(shí)間的方案
集成單片PLL頻率合成器芯片的原理、結(jié)構(gòu)特點(diǎn)及應(yīng)用分析
隨著高速集成工藝技術(shù)的發(fā)展,鎖相頻率合成器的集成化程度已大大提高。目前已出現(xiàn)了一系列將高速前置合頻器集成在片內(nèi)的單片集成頻率合成器芯片。例如美國(guó)Moto...
基于AD9954和ADF4113芯片實(shí)現(xiàn)頻率合成器的設(shè)計(jì)
結(jié)合數(shù)字式頻率合成器(DDs)和集成鎖相環(huán)(PLL)各自的優(yōu)點(diǎn),研制并設(shè)計(jì)了以DDS芯片AD9954和集成鎖相芯片ADF4113構(gòu)成的高分辨率、低雜散、...
數(shù)控高保真PLL調(diào)頻發(fā)射電路說(shuō)明
新一代調(diào)頻立體聲發(fā)射IC:bh1415,該系列IC還有bh1414、bh1416、bh1417以及性能優(yōu)于bh1415的bh1418,具有極高的頻率穩(wěn)定...
基于鎖相環(huán)技術(shù)提高車輛探測(cè)靈敏度及抗干擾能力
在十字路口處,為了避免交通阻塞,保證交通安全,規(guī)定交通車輛必須按道行駛而不得越道。因此,必須采用相應(yīng)的感測(cè)裝置,監(jiān)控車輛的違規(guī)越道行為。目前,對(duì)闖紅燈行...
【紫光同創(chuàng)國(guó)產(chǎn)FPGA教程】【第四章】PDS下PLL實(shí)驗(yàn)
很多初學(xué)者看到板上只有一個(gè)50Mhz時(shí)鐘輸入的時(shí)候都產(chǎn)生疑惑,時(shí)鐘怎么才50Mhz?如果要工作在100Mhz、150Mhz怎么辦?在很多FPGA芯片內(nèi)部...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第五章Vivado下PLL實(shí)驗(yàn)
PLL(phase-locked loop),即鎖相環(huán)。是FPGA中的重要資源。由于一個(gè)復(fù)雜的FPGA系統(tǒng)往往需要多個(gè)不同頻率,相位的時(shí)鐘信號(hào)。所以,一...
鎖相環(huán)頻率合成器ADF4150HV的功能、優(yōu)勢(shì)及應(yīng)用范圍
Analog Devices, Inc推出的鎖相環(huán)(PLL)頻率合成器ADF4150HV,該器件適用于多種應(yīng)用,包括微波點(diǎn)對(duì)點(diǎn)系統(tǒng)、專有移動(dòng)無(wú)線電(PM...
同步降壓型DC/DC控制器LTC3855的性能特點(diǎn)及應(yīng)用范圍
凌力爾特公司 (Linear Technology Corporation) 推出的雙輸出高效率 (高達(dá) 95%) 同步降壓型 DC/DC 控制器 LT...
ADI ADF4xxx系列PLL經(jīng)典數(shù)字PLL架構(gòu)實(shí)現(xiàn)方案
基本配置:時(shí)鐘凈化電路 鎖相環(huán)的最基本配置是將參考信號(hào)(FREF)的相位與可調(diào)反饋信號(hào)(RFIN)F0的相位進(jìn)行比較,如圖1所示。 圖1. PLL基本配...
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