數(shù)字IC驗(yàn)證之基本的TLM通信

提高驗(yàn)證生產(chǎn)力的關(guān)鍵之一就是在合適的**抽象層次**思考問(wèn)題和完成驗(yàn)證工作，為此UVM提供了 **事務(wù)級(jí)別（transaction level）** 的...

2023-06-25 標(biāo)簽：IC設(shè)計(jì)UVMTLM 1.3k 0

UVM中基于SOCKET通信的TLM2.0介紹

TLM2.0在2009年成為OSCI標(biāo)準(zhǔn)，主要用于構(gòu)造總線系統(tǒng)的SystemC模型。

2023-06-25 標(biāo)簽：UVMTLMTCPIP協(xié)議 4.2k 0

uvm中的Scoreboards介紹

在驗(yàn)證過(guò)程中讓DUT進(jìn)入特定場(chǎng)景只是驗(yàn)證的重要部分之一，驗(yàn)證環(huán)境還應(yīng)該檢查來(lái)自DUT的輸出響應(yīng)。

2023-06-20 標(biāo)簽：RTLUVMTLM 3.1k 0

介紹從一組可重用的驗(yàn)證組件中構(gòu)建測(cè)試平臺(tái)所需的步驟

本文介紹了從一組可重用的驗(yàn)證組件中構(gòu)建測(cè)試平臺(tái)所需的步驟。UVM促進(jìn)了重用，加速了測(cè)試平臺(tái)構(gòu)建的過(guò)程。

2023-06-13 標(biāo)簽：UVMTLM 1.2k 0

UVM driver和sequencer的通信

sequencer生成激勵(lì)數(shù)據(jù)，并將其傳遞給driver執(zhí)行。UVM類庫(kù)提供了uvm_sequencer基類，其參數(shù)為request和response數(shù)據(jù)類型。

2023-06-07 標(biāo)簽：UVMTLMsequence 3.2k 0

談?wù)刅erilog/System Verilog和C的幾種交互模式

PLI全稱 Program Language Interface，程序員可以通過(guò)PLI在verilog中調(diào)用C函數(shù)，這種訪問(wèn)是雙向的。

2023-06-01 標(biāo)簽：編碼器VerilogTLM 2.7k 0

創(chuàng)建agent的步驟

agent（如下圖）實(shí)例化并使用TLM連接driver、monitor和sequencer。

2023-06-01 標(biāo)簽：UVMTLMDUT 1.9k 0

創(chuàng)建UVM Driver

Driver的作用是從sequencer中獲得數(shù)據(jù)項(xiàng)，按照接口協(xié)議將數(shù)據(jù)項(xiàng)驅(qū)動(dòng)到總線上。UVM類庫(kù)提供了uvm_driver基類，所有的Driver類都...

2023-05-30 標(biāo)簽：driverUVMTLM 1.5k 0

創(chuàng)建UVM Driver的步驟

Driver的作用是從sequencer中獲得數(shù)據(jù)項(xiàng)，按照接口協(xié)議將數(shù)據(jù)項(xiàng)驅(qū)動(dòng)到總線上。

2023-05-30 標(biāo)簽：UVMTLMDUT 1.8k 0

層次化的UVM TLM連接

TLM接口的使用將驗(yàn)證環(huán)境中的每個(gè)組件與其他組件隔離。驗(yàn)證環(huán)境實(shí)例化一個(gè)組件，并完成其ports/exports的連接，不需要進(jìn)一步了解驗(yàn)證組件具體的實(shí)現(xiàn)。

2023-05-29 標(biāo)簽：接口封裝UVM 1.4k 0

UVM Transaction-Level驗(yàn)證組件

如下圖所示，UVM中的TLM接口為組件之間Transaction的發(fā)送和接收提供了一套統(tǒng)一的通信方法。

2023-05-29 標(biāo)簽：發(fā)生器UVMTLM 1.4k 0

深度剖析UVM中的Analysis port

Analysis port? 每個(gè)組件通過(guò)其TLM接口與系統(tǒng)中的其他組件進(jìn)行通信，用于給DUT發(fā)送激勵(lì)或者對(duì)DUT的行為進(jìn)行響應(yīng)。 然而，在任何絕大多數(shù)...

2023-05-28 標(biāo)簽：UVMTLMAnalysis 4.8k 0

在UVM中component之間如何通信呢？

在簡(jiǎn)單的測(cè)試平臺(tái)里，component之間通過(guò)變量或者config_db機(jī)制通信是可行的，但是如果在復(fù)雜測(cè)試平臺(tái)中依然使用這種耦合性很強(qiáng)的方式通信的話，...

2023-05-26 標(biāo)簽：UVMTLMIMP 2k 0

UVM學(xué)習(xí)筆記（二）

更規(guī)范地傳遞信息，更方便地引入transaction級(jí)的隨機(jī)激勵(lì)。（一般來(lái)說(shuō)，物理協(xié)議中的數(shù)據(jù)交換都是以幀或者包為單位的，而transaction就類似...

2023-05-26 標(biāo)簽：UVMTLMDUT 2.6k 0

UVM TLM的基本概念介紹

在UVM中，transaction 是一個(gè)類對(duì)象，它包含了建模兩個(gè)驗(yàn)證組件之間的通信所需的任何信息。

2023-05-24 標(biāo)簽：UVMTLMFIFO存儲(chǔ) 3.1k 0