verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

FPGA數(shù)字圖像顯示原理與實現(xiàn)(Verilog)

視頻圖像經(jīng)過數(shù)十年的發(fā)展，已形成了一系列的規(guī)范，以VGA和HDMI為主的視頻圖像接口協(xié)議也得到定義與推廣。盡管DP、DVI、Type-C等圖像接口技術(shù)近...

2023-01-29 標(biāo)簽：fpga HDMI 接口 4.7k 0

FPGA數(shù)字圖像處理仿真方法

VHDL和Verilog代碼編寫后通常需要編寫激勵文件進(jìn)行仿真以驗證代碼的可行性，通過仿真可以及時排查代碼存在的時序問題，有效提高代碼實現(xiàn)效率。

2023-01-29 標(biāo)簽：fpga matlab Verilog 4.2k 0

呼吸燈電路設(shè)計

2023-01-29 標(biāo)簽：led 電路電路設(shè)計 2.9k 0

反相器的verilog設(shè)計和仿真

Design 反相器(DV)是任何產(chǎn)品開發(fā)中必不可少的步驟。作為質(zhì)量測試的一部分，DV確保設(shè)計的產(chǎn)品是與預(yù)期的產(chǎn)品spec相同。不幸的是，許多設(shè)計項...

2023-01-17 標(biāo)簽：反相器仿真 DV 2.7k 0

格雷碼與二進(jìn)制轉(zhuǎn)換

格雷碼是一種循環(huán)二進(jìn)制編碼，特點是相鄰數(shù)變化時只有一位數(shù)據(jù)跳變。

2023-01-17 標(biāo)簽：二進(jìn)制仿真 Verilog 7.1k 0

分頻電路設(shè)計和仿真

直接使用計數(shù)器實現(xiàn)，在計數(shù)一半時將時鐘翻轉(zhuǎn)即可。

2023-01-17 標(biāo)簽：電路設(shè)計仿真 Verilog 4.2k 0

SystemVerilog中bind用法總結(jié)+送實驗源碼和腳本

bind是systemverilog中一個重要的知識點，很多時候能夠在驗證中發(fā)揮重要的作用，今天就針對這個知識點做一個梳理，希望能幫助到大家。

2023-01-11 標(biāo)簽：Verilog System 源碼 1.1萬 0

IC設(shè)計工程師需要具備的知識架構(gòu)

作為一個真正合格的數(shù)字IC設(shè)計工程師，你永遠(yuǎn)都需要去不斷學(xué)習(xí)更加先進(jìn)的知識和技術(shù)。因此，這里列出來的技能永遠(yuǎn)都不會是完整的。我盡量每年都對這個列表進(jìn)行一...

2023-01-21 標(biāo)簽：IC設(shè)計 Verilog vhdl 1.9k 0

淺談VCS的兩種仿真flow

幾乎所有的芯片設(shè)計、芯片驗證工程師，每天都在和VCS打交道，但是由于驗證環(huán)境的統(tǒng)一化管理，一般將不同的編譯仿真選項集成在一個文件里，只需要一兩個人維護(hù)即...

2023-01-10 標(biāo)簽：仿真 Verilog vhdl 6.3k 0

SystemVerilog中至關(guān)重要的結(jié)構(gòu)體和自定義類型

在上一篇文章《SystemVerilog中至關(guān)重要的的數(shù)據(jù)類型》中，介紹了枚舉類型的本質(zhì)和使用語法。本文接著介紹SV中同樣不可忽略的結(jié)構(gòu)體（struct...

2023-01-21 標(biāo)簽：數(shù)據(jù)Verilog 代碼 3.4k 0

簡述SystemVerilog的隨機(jī)約束方法

上一篇文章介紹了SystemVerilog的各種隨機(jī)化方法，本文將在其基礎(chǔ)上引入SystemVerilog的隨機(jī)約束方法（constraints）。通過...

2023-01-21 標(biāo)簽：Verilog 代碼約束 3.4k 0

簡述SystemVerilog的各種隨機(jī)化方法

我習(xí)慣將驗證空間理解為：驗證中原則上需要覆蓋的芯片所有有可能出現(xiàn)的工作狀態(tài)的集合。為了探索這片廣袤的驗證空間，驗證的時候搞出了帶有約束的隨機(jī)測試（con...

2023-01-21 標(biāo)簽：芯片 Verilog System 8.2k 0

常用串行總線(二)——SPI協(xié)議(Verilog實現(xiàn))

SPI(Serial Perripheral Interface, 串行外圍設(shè)備接口)是 Motorola 公司推出的一種同步串行接口技術(shù)。SPI 總線...

2023-01-06 標(biāo)簽：接口 Verilog SPI 1.1萬 0

常用串行總線(一)——UART協(xié)議(Verilog實現(xiàn))

通用異步收發(fā)傳輸器（Universal Asynchronous Receiver/Transmitter)，通常稱作UART。它將要傳輸?shù)馁Y料在串行通...

2023-01-05 標(biāo)簽：接口 Verilog uart 5k 0

時序邏輯電路的精華——計數(shù)器

2022-12-29 標(biāo)簽：電路邏輯電路 Verilog 2k 0

Verilog電路設(shè)計之單bit跨時鐘域同步和異步FIFO

FIFO用于為匹配讀寫速度而設(shè)置的數(shù)據(jù)緩沖buffer，當(dāng)讀寫時鐘異步時，就是異步FIFO。多bit的數(shù)據(jù)信號，并不是直接從寫時鐘域同步到讀時鐘域的。

2023-01-01 標(biāo)簽：fifo Verilog 1.9k 0

Verilog語法之generate for、generate if、generate case

Verilog-2005中有3個generate 語句可以用來很方便地實現(xiàn)重復(fù)賦值和例化（generate for）或根據(jù)條件選擇性地進(jìn)行編譯（gene...

2022-12-28 標(biāo)簽：Verilog 編譯 Vivado 4.1k 1

FPGA設(shè)計硬件語言Verilog中的參數(shù)化

FPGA 設(shè)計的硬件語言Verilog中的參數(shù)化有兩種關(guān)鍵詞：define 和 paramerter,參數(shù)化的主要目的是代碼易維護(hù)、易移植和可讀性好。

2022-12-26 標(biāo)簽：FPGA設(shè)計 Verilog C語言 1.4k 0

什么是良好的Verilog代碼風(fēng)格？

1. 前言之前在公司負(fù)責(zé)制定代碼規(guī)范，費了九牛二虎之力，終于整理出來一份文檔。由于保密規(guī)定的緣故，無法與大家直接分享這份文檔，但是文檔中的大部分規(guī)范都...

2022-12-22 標(biāo)簽：Verilog 代碼 1.5k 0

仿真Xilinx網(wǎng)表

Xilinx-vivado的網(wǎng)表形式有edf和dcp兩個方式，兩個方式各有不同。對于仿真來說，兩者均需轉(zhuǎn)換為verilog的形式進(jìn)行仿真，只是使用的命令不同。

2022-12-20 標(biāo)簽：Xilinx 仿真 Verilog 8.2k 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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