verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

FPGA中的testbench介紹

跟大家解釋一點(diǎn)，所有testbench本質(zhì)上都是串行執(zhí)行，因?yàn)樵贑PU環(huán)境下，沒(méi)有可靠并行執(zhí)行的能力。所有并行的語(yǔ)句，比如兩個(gè)always模塊，fork...

2018-10-10 標(biāo)簽：FPGA verilog 1.0萬(wàn) 0

如何把二進(jìn)制轉(zhuǎn)換為格雷碼？格雷碼是如何判斷讀空寫(xiě)滿呢？

在傳遞讀寫(xiě)時(shí)鐘域的指針使用格雷碼來(lái)傳遞，如何把二進(jìn)制轉(zhuǎn)換為格雷碼，格雷碼是如何判斷讀空寫(xiě)滿呢？

2018-09-15 標(biāo)簽：二進(jìn)制 verilog 格雷碼 9.2k 0

常見(jiàn)的Verilog行為級(jí)描述語(yǔ)法

常見(jiàn)的Verilog描述語(yǔ)句與對(duì)應(yīng)的邏輯關(guān)系；熟悉語(yǔ)法與邏輯之間的關(guān)系

2018-09-15 標(biāo)簽：Verilog Case IF 1.1萬(wàn) 0

FPGA學(xué)習(xí)verilog代碼的經(jīng)驗(yàn)總結(jié)

既然HDL設(shè)計(jì)是并行的，那么就只能各個(gè)擊破了。我的習(xí)慣是先抓幾個(gè)重要端口，比如時(shí)鐘(CLK)、復(fù)位(RESET)等出現(xiàn)頻率比較高的端口，把它先弄清楚...

2018-09-15 標(biāo)簽：fpga verilog 代碼 2.1k 0

不同verilog代碼的RTL視圖

剛開(kāi)始玩CPLD/FPGA開(kāi)發(fā)板的時(shí)候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說(shuō)功耗小體積小，但是資源還是很小的，你寫(xiě)點(diǎn)稍微復(fù)雜...

2018-09-15 標(biāo)簽：verilog rtl 4.4k 0

組合邏輯概述

根據(jù)狄摩根定律第二條，就可以將積之和布爾表達(dá)式轉(zhuǎn)化成和之積形式；根據(jù)狄摩根定律第一條，就可以將和之積布爾表達(dá)式轉(zhuǎn)化成積之和形式。

2018-09-10 標(biāo)簽：邏輯電路 Verilog 8.7k 0

數(shù)字電路里面有什么元素需要被描述?

組合邏輯電路：可以利用 assign 或者 always @(*) 語(yǔ)句描述。一般復(fù)雜的組合邏輯電路利用 always @(*)語(yǔ)句塊描述。如上加法...

2018-09-07 標(biāo)簽：邏輯電路 Verilog 數(shù)字電路 5.2k 0

采用FPGA和單片機(jī)結(jié)合的等精度原理的測(cè)量頻率實(shí)現(xiàn)

傳統(tǒng)測(cè)量頻率的方法主要有直接測(cè)量法、分頻測(cè)量法、測(cè)周法等，這些方法往往只適用于測(cè)量一段頻率，當(dāng)被測(cè)信號(hào)的頻率發(fā)生變化時(shí)，測(cè)量的精度就會(huì)下降。

2018-09-17 標(biāo)簽：fpga 單片機(jī)Verilog 8.4k 0

使用Verilog來(lái)實(shí)現(xiàn)EEPROM的讀寫(xiě)，進(jìn)行一個(gè)簡(jiǎn)單的I2C實(shí)戰(zhàn)應(yīng)用

傳送器件地址ID_Address，器件地址的最后一位為數(shù)據(jù)的傳輸方向位，R/W，低電平0表示主機(jī)往從機(jī)寫(xiě)數(shù)據(jù)（W），1表示主機(jī)從從機(jī)讀數(shù)據(jù)（R）。這里按...

2018-08-31 標(biāo)簽：Verilog EEPROM 1.7萬(wàn) 0

用硬件思維去理解verilog

大家也應(yīng)該知道，在沒(méi)有verilog這種高級(jí)語(yǔ)言之前都是用原理圖設(shè)計(jì)，必須先構(gòu)思好整個(gè)電路框架，才能去實(shí)現(xiàn)。有了verilog以后這種思路并沒(méi)有被拋...

2018-08-31 標(biāo)簽：硬件 verilog 數(shù)字電路 5.2k 0

告訴你真正的verilog執(zhí)行順序，糾正你的思路偏差

同時(shí)大家要明白verilog不是不能實(shí)現(xiàn)順序執(zhí)行，而是實(shí)現(xiàn)順序執(zhí)行并不像語(yǔ)法那么直觀，最簡(jiǎn)單的順序執(zhí)行方法就是用狀態(tài)機(jī)去控制每一個(gè)寄存器的跳變，C/C...

2018-08-31 標(biāo)簽：寄存器 verilog 編譯器 2.3萬(wàn) 1

簡(jiǎn)談FPGA verilog中的function用法與例子

大家好，又到了每日學(xué)習(xí)的時(shí)間了，今天我們來(lái)聊一聊FPGA verilog中的function用法與例子。函數(shù)的功能和任務(wù)的功能類似，但二者還存在很大的...

2018-08-10 標(biāo)簽：fpga Verilog 2.0萬(wàn) 0

基于verilog的FPGA中上電復(fù)位設(shè)計(jì)

在實(shí)際設(shè)計(jì)中，由于外部阻容復(fù)位時(shí)間短，可能無(wú)法使FPGA內(nèi)部復(fù)位到理想的狀態(tài)，所以今天介紹一下網(wǎng)上流行的復(fù)位邏輯。

2018-08-07 標(biāo)簽：FPGA verilog 1.3萬(wàn) 0

簡(jiǎn)談FPGA的上電復(fù)位

大家好，博主最近有事忙了幾天，沒(méi)有更新，今天正式回來(lái)了。那么又到了每日學(xué)習(xí)的時(shí)間了，今天咱們來(lái)聊一聊簡(jiǎn)談FPGA的上電復(fù)位，歡迎大家一起交流學(xué)習(xí)。在...

2018-06-18 標(biāo)簽：FPGA verilog 2.1萬(wàn) 0

如何為 OpenCL 庫(kù)將 verilog 封裝打包

如何將自定義 verilog 打包為 OpenCL 庫(kù)

2018-06-22 標(biāo)簽：altera verilog opencl 5.8k 0

FPGA設(shè)計(jì)中的HLS 工具應(yīng)用

在集成電路行業(yè)飛速發(fā)展的今天，縮短產(chǎn)品開(kāi)發(fā)的周期而又不犧牲驗(yàn)證過(guò)程，這不可避免地成為了商業(yè)市場(chǎng)的一個(gè)關(guān)鍵因素。Xilinx Vivado High Le...

2018-06-04 標(biāo)簽：fpga verilog hls 7.8k 0

vivado調(diào)用IP核詳細(xì)介紹

大家好，又到了每日學(xué)習(xí)的時(shí)間了，今天咱們來(lái)聊一聊vivado 調(diào)用IP核。首先咱們來(lái)了解一下vivado的IP核，IP核（IP Core）：Vivad...

2018-05-28 標(biāo)簽：Verilog IP核 vivado 3.9萬(wàn) 0

矩陣鍵盤(pán)的verilog代碼分享

key_col, //鍵盤(pán)列輸入 key_row, //鍵盤(pán)行輸出 key_num, //指示哪一個(gè)按鍵按下，用0~15指示 key_vld /...

2018-05-28 標(biāo)簽：verilog 矩陣鍵盤(pán) 7.5k 0

paramter和localparam有什么區(qū)別？

這是一個(gè)Verilog中有爭(zhēng)議的問(wèn)題，即Parameter即作為常數(shù)，也作為參數(shù)使用是否合理合法的問(wèn)題。在IEEE 2005標(biāo)準(zhǔn)之前，Verilog就是...

2018-05-18 標(biāo)簽：Verilog 1.1萬(wàn) 0

一個(gè)連環(huán)無(wú)敵面試題--計(jì)數(shù)器

問(wèn)題1：如何用Verilog實(shí)現(xiàn)這個(gè)計(jì)數(shù)器？針對(duì)上述功能的計(jì)數(shù)器，應(yīng)該如何用Verilog實(shí)現(xiàn)？

2018-05-16 標(biāo)簽：Verilog 計(jì)數(shù)器 6.9k 0

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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