verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

FPGA學(xué)習(xí)入門從點(diǎn)燈開始

首先，F(xiàn)PGA開發(fā)工程師是一個(gè)相對高薪的工作，但是，很多同學(xué)在剛?cè)腴T時(shí)都會有一種無從下手的感覺，尤其是將FPGA作為第一個(gè)要掌握的開發(fā)板時(shí)，更是感覺苦惱...

2023-12-28 標(biāo)簽：fpga Verilog 計(jì)數(shù)器 1.3k 0

字傳輸不變的3種大小端處理方式

大端，最高字節(jié)存儲在最低的內(nèi)存地址，小端則是最低有效字節(jié)存儲在最低的內(nèi)存地址。在Verilog中實(shí)現(xiàn)大端（Big-Endian）和小端（Little-E...

2024-04-02 標(biāo)簽：內(nèi)存 Verilog 1.3k 0

SDRAM控制器設(shè)計(jì)之按鍵的處理

邊沿檢測經(jīng)常用于按鍵輸入檢測電路中，按鍵按下時(shí)輸入信號 key 變?yōu)榈碗娖剑存I抬起變?yōu)楦唠娖?。?dāng)輸入的信號為理想的高低電平時(shí)（不考慮毛刺和抖動），邊沿...

2025-03-19 標(biāo)簽：寄存器 Verilog 邊沿檢測 1.3k 0

優(yōu)化HBM2E運(yùn)行時(shí)性能

性能仍然是任何復(fù)雜片上系統(tǒng) （SoC）設(shè)計(jì)的關(guān)鍵因素。此外，復(fù)雜性每天都在增加，這給工程師跟蹤設(shè)計(jì)性能帶來了挑戰(zhàn)，但他們的任務(wù)是不斷提高芯片性能。在運(yùn)...

2023-05-26 標(biāo)簽：處理器 SoC Verilog 1.3k 0

Verilog仿真事件中的延時(shí)分析

在實(shí)際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導(dǎo)延遲 (Transport delay)。

2025-04-18 標(biāo)簽：仿真 Verilog 時(shí)序 1.3k 0

SystemVerilog coding過程中你在哪里聲明臨時(shí)變量

眾所周知，語句塊中需要用到的變量只能在語句塊最開始定義。

2023-03-08 標(biāo)簽：Verilog System 變量 1.3k 0

Verilog在設(shè)計(jì)時(shí)候的不方便地方

從Verilog發(fā)布到今天，其已經(jīng)經(jīng)歷了四十年的風(fēng)雨，早期的“電路”設(shè)計(jì)Verilog的確很方便，尤其在那個(gè)年代，其也崔進(jìn)了集成電路的發(fā)展。但是“老”不...

2022-08-02 標(biāo)簽：Verilog 鎖存器變量 1.3k 0

UVM中add_typewide_sequence和add_sequence的區(qū)別

第2和第3種方式類似，第3種是一下子添加多個(gè)sequence，它內(nèi)部原理就是調(diào)用第2種的函數(shù)，因此在本質(zhì)上，只有第1和第2種這兩類區(qū)別。

2023-05-24 標(biāo)簽：Verilog UVM sequence 1.3k 0

參數(shù)化接口和可重用VIP：第一部分

基于SystemVerilog的驗(yàn)證引入了接口的概念來表示設(shè)計(jì)模塊之間的通信。在其最基本的形式中，SystemVerilog 接口只是一個(gè)命名的信號束，...

2023-05-29 標(biāo)簽：接口 Verilog UVM 1.3k 0

Vivado HLS能否取代HDL開發(fā)

大多數(shù)FPGA程序員認(rèn)為，高級工具總是發(fā)出更大的比特流，作為提高生產(chǎn)率的 "代價(jià)"。但是這總是真的嗎？

2023-06-27 標(biāo)簽：fpga Verilog HDL 1.3k 0

淺談verilog語言編寫規(guī)范

如果代碼中發(fā)現(xiàn)多次使用一個(gè)特殊的表達(dá)式，那么就用一個(gè)函數(shù)來代替。這樣在以后的版本升級時(shí)更便利，這種概念在做行為級的代碼設(shè)計(jì)時(shí)同樣使用，經(jīng)常使用的一...

2022-11-21 標(biāo)簽：寄存器 Verilog 鎖存器 1.3k 0

參數(shù)化接口和可重用VIP：第二部分

虛擬接口不支持多態(tài)性，因?yàn)樗鼈兣c靜態(tài)設(shè)計(jì)元素相關(guān)聯(lián)。但是，SystemVerilog 類確實(shí)支持多態(tài)性，這一事實(shí)可用于創(chuàng)建接口訪問器類。

2023-05-29 標(biāo)簽：接口監(jiān)視器 Verilog 1.3k 0

在testbench中如何使用阻塞賦值和非阻塞賦值

本文詳細(xì)闡述了在一個(gè)testbench中，應(yīng)該如何使用阻塞賦值與非阻塞賦值。首先說結(jié)論，建議在testbench中，對時(shí)鐘信號（包括分頻時(shí)鐘）使用阻塞賦...

2025-04-15 標(biāo)簽：仿真 Verilog 阻塞賦值 1.3k 0

一種通用的Uart收發(fā)Verilog模塊

UART協(xié)議由三根線組成，Tx，Rx，Gnd即發(fā)送、接收與地，不包含時(shí)鐘線，屬于全雙工異步串行通信協(xié)議。

2022-12-15 標(biāo)簽：Verilog uart 串口通信 1.3k 0

根據(jù)波形圖編寫Verilog代碼

根據(jù)下面的時(shí)序圖實(shí)現(xiàn)這個(gè)組合邏輯電路。

2025-02-17 標(biāo)簽：Verilog 波形圖組合邏輯電路 1.2k 0

System Verilog中的Bits與Bytes是等價(jià)的嗎

正如我們所知，“bit”是無符號的，而“byte”是有符號的。那么，你認(rèn)為下面兩個(gè)聲明是等價(jià)的嗎?

2022-10-26 標(biāo)簽：Verilog 1.2k 0

基于Verilog HDL的FPGA圖像濾波處理仿真實(shí)現(xiàn)

注意這里的A是double類型的，直接進(jìn)行imshow會全白，要轉(zhuǎn)化到0-1：A=A./255，或者把double類型轉(zhuǎn)化為整形。

2024-04-26 標(biāo)簽：FPGA Verilog 圖像濾波 1.2k 0

聊聊SystemVerilog編碼層面提速的若干策略

隨著設(shè)計(jì)復(fù)雜度和規(guī)模增加，驗(yàn)證平臺復(fù)雜度跟著增加。驗(yàn)證平臺的仿真速度問題成為驗(yàn)證過程中一個(gè)重要問題。

2023-02-20 標(biāo)簽：Verilog 計(jì)數(shù)器編譯器 1.2k 0

SystemVerilog中的Unpacked Unions

unpacked union中各個(gè)成員的大小可以是不同的。

2022-11-11 標(biāo)簽：Verilog System union 1.2k 0

進(jìn)程(線程)精細(xì)化控制中方法的使用

在計(jì)算機(jī)中存在進(jìn)程和線程的概念，其中進(jìn)程是并發(fā)執(zhí)行的程序在執(zhí)行過程中分配和管理資源的基本單位，線程是進(jìn)程的一個(gè)執(zhí)行單元，是比進(jìn)程還要小的獨(dú)立運(yùn)行的基本單...

2023-03-26 標(biāo)簽：計(jì)算機(jī)Verilog 程序 1.2k 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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