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Versal 產(chǎn)品組合基于 臺積電(TSMC)的 7 nm FinFET 工藝技術(shù),是第一個將軟件可編程性與特定領(lǐng)域硬件加速和靈活應(yīng)變能力相結(jié)合的平臺,這對于跟上當(dāng)今快速的創(chuàng)新步伐至關(guān)重要。
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本文涵蓋了有關(guān)使用 PetaLinux 命令行來對 Versal? ACAP 的 PetaLinux BSP 運行 QEMU 的信息
Versal Advanced IO Wizard-部分配置存在時序收斂問題
在Versal Advanced IO Wizard中,所包含的PLL的去歪斜電路可能導(dǎo)致數(shù)據(jù)速率較高時出現(xiàn)建立時間
Versal ACAP DDRMC-DDR4、LPDDR4和LPDDR4X外部參考時鐘設(shè)計指南
本文旨在呈現(xiàn)使用 DDR4、LPDDR4 或 LPDDR4X 存儲器控制器的 Versal ACAP 器件的外部參考時鐘電路要求
Versal Premium SysMon:如何在輔助SLR中對SysMon寄存器進(jìn)行尋址
要在輔助 SLR 中啟用對 Sysmon 寄存器空間的訪問,須在 CIPS 和 NOC GUI 執(zhí)行多個步驟
在Versal VCK190評估套件上使用器件固件升級(DFU)執(zhí)行USB輔助啟動模式測試
本文將演示如何在 Versal AI Core 系列 VCK190 評估套件上從 USB 輔助啟動模式啟動 Linux
本文涵蓋了在 Versal GTY 和 GTYP 中使用模式生成器和檢查器時對以下操作的限制
如何在Advanced IO Wizard(XPHY)中使用XPIO_VREF
SelectIO架構(gòu)手冊 AM010 描述了如何使用 XPIO_VREF原語來調(diào)整 Internal Vref
要為 Versal 的多個 Quad 創(chuàng)建收發(fā)器設(shè)置,建議從 Transceiver Bridge IP 開始,在其中選擇所需的設(shè)置,然后交由 Viva...
Versal CPM AXI Bridge模式的地址轉(zhuǎn)換
Versal 系列的 DMA axi bridge 模式可以在 PL 的 QDMA IP 或者在 CPM(The integrated block fo...
本篇博文側(cè)重于提供 Versal GTY 仿真示例、演示 GTY 如何解復(fù)位以及如何執(zhí)行速率變更。
在Versal中通過NoC從PS-APU對AXI BRAM執(zhí)行基本讀寫操作
本篇博文旨在演示如何通過 NoC 從 Versal 應(yīng)用處理單元 (APU) 訪問 AXI BRAM。
在這個新版本中,AI 引擎相對約束提供了在 AI 引擎內(nèi)控制內(nèi)核相對布局的途徑。這有利于用戶從 AI 引擎陣列獲得更高性能和更充分的利用率??梢詫⒓s束定...
異構(gòu)平臺設(shè)計方法 探索賽靈思Versal ACAP設(shè)計方法論
身處智能時代,科技發(fā)展日新月異,伴隨數(shù)據(jù)中心、有線網(wǎng)絡(luò)、5G 無線和汽車等愈加豐富的場景,相應(yīng)的技術(shù)與功能也正經(jīng)歷飛速迭代,因此,單一計算架構(gòu)已難以應(yīng)對...
如何在Versal平臺實現(xiàn)兩個PS I2C控制器的回環(huán)
I2C 總線的兩根信號線 SCL 和 SDA 需要上拉才能正常工作,當(dāng)板卡上沒有合適的硬件設(shè)置或者沒有合適的 I2Cslave 設(shè)備,我們就無法進(jìn)行 I...
DDR4/LPDDR4硬核控制器I/O plannin的設(shè)計和實現(xiàn)
在Versal新一代ACAP器件上,除了延續(xù)之前Ultrascale/Ultrascale+系列器件上已有的DDR4 IP之外,還配置了最新的DDR4/...
PCIe 仿真需要Endpoint 模型和Root Port 模型協(xié)同工作。用戶一般可以采用購買BFM/VIP 來模擬對端模型也可以自己設(shè)計對端模型,更...
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