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標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
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Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載50:Spartan
1. PICOBLAZE 嵌入式系統(tǒng),包括1 個(gè)8 位的方波輸出口,一個(gè)驅(qū)動(dòng)兩位7 段LED 的輸出口,一個(gè)時(shí)鐘輸入和一個(gè)中斷輸入。
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載49:Spartan
通常情況下,如果對(duì)性能要求不是太高,最好是讓PicoBlaze在低頻下工作,因?yàn)樗幚淼耐庠O(shè)一般為低速設(shè)備,例如,串行通信,按鍵等。另外,低頻工作也會(huì)...
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載48:Spartan
PicoBlaze微控制器實(shí)際上包含兩個(gè)部分,分別是內(nèi)核KCPSM3 和指令存儲(chǔ)器ROM。
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載47:Spartan
PicoBlaze微控制器支持最大256個(gè)輸入口和256 個(gè)輸出口,PicoBlaze與輸入和輸出有關(guān)的信號(hào)在“PicoBlaze微控制器接口信號(hào)”部分...
Virtex6 GTX設(shè)計(jì)總結(jié):預(yù)加重、均衡、輸出振幅的值
在Xilinx的Virtex6 FPGA中,GTX作為一種低功耗的吉比特收發(fā)器,配置靈活,功能強(qiáng)大,并與FPGA內(nèi)部的其他邏輯資源緊密聯(lián)系,可用于實(shí)現(xiàn)多...
Nexys3學(xué)習(xí)手記6:ClockingWizard探秘
這一節(jié),我們首先會(huì)來(lái)了解下Nexys3上的主角兒XC6SLX16(Spartan-6家族)的時(shí)鐘資源,當(dāng)然不會(huì)照搬ug382.pdf(建議大家去瀏覽一遍...
2017-02-11 標(biāo)簽:XilinxClockingWizardNexys3PLL 4.2k 0
Nexys3學(xué)習(xí)手記5:流水燈在線運(yùn)行
在進(jìn)行第一個(gè)工程實(shí)例前,順便提一下設(shè)計(jì)工具相關(guān)資源的獲取。從特權(quán)同學(xué)接觸的幾家FPGA開發(fā)工具來(lái)看,Xilinx在這方面做得應(yīng)該算是最人性化的了,其設(shè)計(jì)...
Nexys3學(xué)習(xí)手記2:建立自己的開發(fā)環(huán)境
接過(guò)Nexys3時(shí),本以為能夠提供一張資料光盤,結(jié)果大失所望,除了靜電袋里一塊精致的電路板,就只有一條用于供電和下載的USB連接線和兩張活頁(yè)。
FPGA設(shè)計(jì)全流程:ModelsimSynplify.ProISE
介紹如何編譯HDL必須的Xilinx庫(kù)和結(jié)構(gòu)仿真。創(chuàng)建將被編譯庫(kù)的目錄在編譯庫(kù)之前,最好先建立一個(gè)目錄(事實(shí)上必須建立一個(gè)目錄),步驟如下
2017-02-11 標(biāo)簽:FPGAFPGA設(shè)計(jì)Xilinx 1.6k 0
上一篇寫了基于Xilinx FPGA的通用信號(hào)發(fā)生器的案例,反響比較好,很多朋友和我探討相關(guān)的技術(shù),其中就涉及到信號(hào)的采集,為了使該文更有血有肉,我在寫...
基于System Generator的FPGA開發(fā)總結(jié)
前一陣一直在忙,所以沒(méi)有來(lái)得及寫博文。弄完雜七雜八的事情,又繼續(xù)FPGA的研究。使用Verilog HDL語(yǔ)言和原理圖輸入來(lái)完成FPGA設(shè)計(jì)的方法都試驗(yàn)...
借助Intel i7 處理器和 Xilinx FPGA實(shí)現(xiàn)的開放式毫米波測(cè)試平臺(tái)
美國(guó)國(guó)家儀器公司(NI)和德國(guó)德累斯頓工業(yè)大學(xué)開展合作,通過(guò)世界上第一臺(tái)開放式毫米波測(cè)試平臺(tái)來(lái)拓展德累斯頓5G實(shí)驗(yàn)室(D5GL),該測(cè)試平臺(tái)能實(shí)時(shí)處理超...
ZedBoard學(xué)習(xí)手記(三)為自定義外設(shè)編寫裸奔控制軟件
由于Xilinx已經(jīng)為我們做了大部分的鋪墊工作,因此裸奔控制外設(shè)這一步就顯得十分簡(jiǎn)單了,如果不用Linux和圖形界面顯示,大概我的作品早早的就完成了吧。
Xilinx DDR3控制器接口帶寬利用率測(cè)試(三)
描述:在此項(xiàng)測(cè)試中,每個(gè)Bank只訪問(wèn)一次,接著依次訪問(wèn)其它Bank。DDR3有限制在一定時(shí)間內(nèi)可以輸入的Bank打開指令個(gè)數(shù),即在一定時(shí)間內(nèi)只允許輸入...
Xilinx DDR3控制器接口帶寬利用率測(cè)試(二)
描述:?jiǎn)蜝ank內(nèi)行切換時(shí),每次打開一個(gè)Row,進(jìn)行一次寫操作以后,必須重新打開另外一個(gè)Row,才能進(jìn)行該Row的寫操作。兩個(gè)Row打開操作有時(shí)間間隙要...
ZedBoard學(xué)習(xí)手記(九) 在ZedBoard上運(yùn)行QT圖形軟件
在Zynq平臺(tái)上運(yùn)行QT其實(shí)與PC無(wú)異,都需要相應(yīng)的執(zhí)行環(huán)境,只不過(guò)PC上的QT Lib可以使用QT SDK自動(dòng)安裝配置,而Zynq平臺(tái)上的QT Lib...
XILINX在Transceiver用戶手冊(cè)里提出了對(duì)模擬電源的文波噪聲要求:10mV p-p 10kHz~80Mhz。大多數(shù)客戶一看到該指標(biāo)要求的第一...
2017-02-10 標(biāo)簽:XilinxTransceiver電源文波 2.7k 0
我們知道,SERDES對(duì)參考時(shí)鐘有嚴(yán)格的相位噪聲性能要求。通常,SERDES供應(yīng)商會(huì)根據(jù)其SERDES采用的PLL以及CDR架構(gòu)特點(diǎn),以及性能數(shù)據(jù),提出...
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