LTE規(guī)范需要復雜的信號處理技術(shù)，如MIMO和諸如OFDMA和MC-CDMA之類的無線電技術(shù)。滿足它們的計算要求需要完全掌握所有的硬件信號處理技術(shù)。

無線蜂窩電話系統(tǒng)正從窄帶的2G全球移動通信系統(tǒng)(GSM)和IS-95系統(tǒng)向基于寬帶碼分多址(W-CDMA)的3G和3.5G系統(tǒng)轉(zhuǎn)移。隨著這些標準的進步，無線基站OEM必須轉(zhuǎn)換到更新、更好、更為強大及更有成本效益的各種技術(shù)，以滿足這些系統(tǒng)對越來越高數(shù)據(jù)率的需求。

在不遠的將來，第三代合作伙伴關(guān)系項目長期演進(3GPP LTE)規(guī)范將需要復雜的信號處理技術(shù)，如多點多輸出(MIMO)及正交頻分復用(OFDMA)和多載波碼分多址(MC-CDMA)這樣的新型無線電技術(shù)。隨著這些技術(shù)應用的日益臨近，移動和無線服務提供商及運營商希望無線基站OEM確保他們在現(xiàn)場安裝的基站能夠支持LTE規(guī)范。

運營商堅持避免出現(xiàn)“剝離更換”(rip and replace)的情況。這意味著OEM要用多協(xié)議設計在“將來試驗”它們的基站。

多協(xié)議基站被定義為能夠支持W-CDMA到LTE標準的基站。這種規(guī)格的基站家族實際上將需要從3GPP版本向更新的標準轉(zhuǎn)移的能力，這種轉(zhuǎn)移利用的是同一家族的基站，絕大多數(shù)系統(tǒng)不需要成本高昂的重新設計。

基于混合FPGA/數(shù)字信號處理的平臺提供一種順應這些不斷變化的無線標準的有效設計方法。在FPGA和數(shù)字信號處理器之間的智能分區(qū)要求必須基于系統(tǒng)的吞吐量要求和產(chǎn)品成功所需要的長期成本考慮。隨著標準的穩(wěn)定，最初針對基站設計靈活性的要求應該逐漸居于次要地位，與此同時，成本成為一個主要的成功因素。

選擇FPGA，就具備了一條向低成本的結(jié)構(gòu)化ASIC技術(shù)轉(zhuǎn)移的無風險的路徑，從而大幅度降低成本。例如，Altera公司的HardCopy II技術(shù)提供一種無縫無風險的從Stratix III FPGA向成本大幅度降低的HardCopy II結(jié)構(gòu)化ASIC轉(zhuǎn)移的路徑，與此同時，也提高了系統(tǒng)的性能并降低了功耗。

不斷進化的設計

全球的無線運營商目前正使用高速下行鏈路分組接入(HSDPA)，從而使通用移動通信系統(tǒng)(UMTS)系統(tǒng)的成功部署成為可能。UMTS向HSDPA的升級類似于增強數(shù)據(jù)率GSM演進(EDGE)，它被證明是向GSM網(wǎng)絡的一個有效升級。

HSDPA鎖定的是移動多媒體應用，并能夠?qū)崿F(xiàn)縮短的延遲，在從基站到移動終端的下行鏈路上，峰值數(shù)據(jù)率高達14Mbps。通過增加一個新的高速下行鏈路，并與依賴于傳輸參數(shù)快速自適應的三個基本技術(shù)共享，就有可能做到這一點。那三個基本技術(shù)分別是：自適應調(diào)制和編碼(AMC)、快速混合自動重復請求(ARQ)和快速調(diào)度技術(shù)。

高速上行分組接入(HSUPA)不久將追隨HSDPA而步入實用，這兩種技術(shù)的組合被稱為高速分組接入(HSPA)。HSPA有望在21世紀頭十年剩余的時間內(nèi)成為占優(yōu)勢的移動數(shù)據(jù)傳輸技術(shù)。為了利用運營商在HSPA中的投資，標準組織正調(diào)查一系列增強標準，以創(chuàng)造被稱為HSPA+的“HSPA演變”標準。

HSPA演變標準是W-CDMA標準的合乎邏輯的發(fā)展，為向全新的3GPP LTE無線電平臺的發(fā)展提供了一種有效的轉(zhuǎn)換。LTE在下行鏈路上采用OFDM，目標是在2009年左右開始部署。

LTE利用最佳種類的無線電技術(shù)，以實現(xiàn)超越實際CDMA方法的性能水平。LTE系統(tǒng)將與2G和3G系統(tǒng)共存，類似于3G與2G系統(tǒng)在一體化網(wǎng)絡中的共存。同時，OFDM通信系統(tǒng)的設計持續(xù)取得更大的進展。OFDM是一種多載波調(diào)制方案，它把數(shù)據(jù)編碼到一個無線電頻率(RF)信號上。

與傳統(tǒng)的單載波調(diào)制方案不同，像幅度或頻率調(diào)制(AM/FM)利用一個無線電頻率一次僅僅發(fā)送一個信號。OFDM取而代之的是在專門計算的正交載波頻率上并發(fā)發(fā)送多個高速信號，結(jié)果，在噪聲和其它干擾期間，帶寬的使用效率更高，通信更為魯棒。

在下行鏈路上用于LTE的OFDMA非常適合于在高頻譜帶寬內(nèi)實現(xiàn)高峰值數(shù)據(jù)率。W-CDMA無線電技術(shù)的效率與在5MHz的帶寬內(nèi)傳輸具有大約10Mbps的峰值數(shù)據(jù)率的OFDM系統(tǒng)的效率大致相同。

然而，以較寬的無線電信道實現(xiàn)100Mbps范圍的峰值數(shù)據(jù)率會導致終端高度復雜并且以現(xiàn)有的技術(shù)是不切實際的。正是在這里OFDM提供了一種實際的實現(xiàn)優(yōu)勢。

在上行鏈路，純OFDMA方法導致高信號峰值對平均比(PAR)，從而折衷電源效率和最終的電池壽命。因此，LTE利用一種稱為單載波頻分多址(SC-FDMA)的方法，它與OFDMA有一定的相似性，但是，比其它技術(shù)如IEEE 802.16e所使用的OFDMA方法有2到6dB PAR的優(yōu)勢。

LTE的目標包括：

在20MHz的帶寬內(nèi)具有最高100 Mbps的下行峰值數(shù)據(jù)率；

在20MHz的帶寬內(nèi)具有最高50 Mbps的上行峰值數(shù)據(jù)率；

工作于TDD和FDD模式；

可調(diào)節(jié)帶寬最高為20 MHz，在學習階段，覆蓋1.25 MHz、2.5 MHz、5 MHz、10 MHz、15 MHz和20 MHz。1.6 MHz寬的信道被用于不成對的頻段，在那里TDD方法將被使用；

把HSPA第6版的頻譜效率提高兩到四個因子；

把延遲縮短為10ms；把用戶設備和基站之間的往返時間縮短到小于100ms；縮短從待機到激活的轉(zhuǎn)換時間；

LTE有望滿足未來十年的市場需求。在那段時間之后，運營商可能以LTE技術(shù)為基礎部署第四代(4G)網(wǎng)絡。目前，尚無針對4G的官方標準或正式定義，但是，初步研究的重點是能夠傳輸峰值速率為1Gbps的各種技術(shù)，這些技術(shù)完全基于IP協(xié)議，并支持不同類型的網(wǎng)絡—即4G到3G到WLAN等—之間的完全靈活的網(wǎng)絡移交。

期望下一個設計

從寬的視角來看，基站設計工程師必須提前進行一些關(guān)鍵的設計考慮。隨著他們進入LTE領(lǐng)域，他們應該意識到在無線電方面存在巨大的變化。作為向LTE轉(zhuǎn)移的一部分，W-CDMA信號調(diào)制將轉(zhuǎn)向OFDM調(diào)制，其特征是不同的。OFDM對于傳輸高吞吐量的數(shù)據(jù)更為魯棒，但是，與此同時，加強了基站的吞吐能力。

OFDM還改變了已調(diào)制信號的峰值對平均特性，該信號需要采用新的技術(shù)以實現(xiàn)峰值因數(shù)衰減(Crest Factor Reduction, CFR)。此外，對誤差向量幅度(EVM)存在更為嚴格的要求，因此，需要設計工程師特別注意的不僅僅是所使用的算法類型、而且包括實現(xiàn)該算法所采用的器件的類型。

在基帶方面，設計工程師必須考慮從W-CDMA轉(zhuǎn)向OFDM之后數(shù)據(jù)率不同的問題，因為所需要的吞吐量相當高。此外，雖然迄今為止WiMAX的用途一直是數(shù)據(jù)傳輸，尚未介入語音通信；但是，當語音被引入時，設計工程師必須做好準備；這類似于有線系統(tǒng)的情況，針對語音的服務質(zhì)量(QoS)跟針對數(shù)據(jù)的服務質(zhì)量是不同的。

因為精明能干的基站設計工程師承認LTE設計中所面臨的挑戰(zhàn)，他們將持續(xù)依賴于早期設計中已經(jīng)體驗過的FPGA的靈活性，并將利用FPGA的更新進展來克服這些令人畏懼的任務。

FPGA和DSP之間的任務劃分策略取決于處理要求、系統(tǒng)帶寬以及系統(tǒng)配置和發(fā)射及接收天線的數(shù)量。圖1所示為在基于OFDMA的系統(tǒng)—如WiMAX或LTE—中一個針對基帶物理層(PHY)功能的典型DSP/FPGA任務劃分圖。

圖1：針對OFDMA系統(tǒng)的DSP/FPGA任務劃分圖。

通過合并先進的多天線技術(shù)，這樣一個系統(tǒng)所提供的吞吐量有望在75-100Mps之間?；鶐HY功能可以被清楚地分類為比特級處理和符號級處理功能。

本文下面部分將給出對這些功能的總的看法，并介紹如何利用FPGA補助DSP以實現(xiàn)比特級和符號級功能。

比特級處理

比特級模塊包括隨機化、前向糾錯(FEC)、交錯以及在發(fā)射方面映射到四相移鍵控(QPSK)和四幅度調(diào)制(QAM)的功能。

相應地，接收處理的比特級模塊是符號去映射、去交錯、FEC解碼和去隨機化。處理FEC解碼之外，所有的比特級功能都是比較簡單明了的并且計算強度不高。

例如，隨機化涉及把數(shù)據(jù)比特與簡單的偽隨機二進制序列發(fā)生器的輸出進行模-2加運算。雖然FPGA以固定的總線寬度提供比DSP更為靈活的比特處理能力，但是，低計算復雜性容許DSP管理這些功能。

相反，F(xiàn)EC解碼包括維特比解碼、透平卷積解碼、透平乘積解碼和LDPC解碼，它們的計算強度大，如果采用DSP來完成，就要消耗大量的帶寬。

FPGA被廣泛地用于卸載這些功能并把DSP解放出來以完成其它的功能。同一FPGA還可以被用于跟MAC層的接口，并實現(xiàn)某些低級MAC功能，如加密/解密和鑒權(quán)。例如，Altera的低成本Cyclone III FPGA就適合于這樣的DSP協(xié)處理功能。

符號級處理

在OFDMA系統(tǒng)中的符號級功能包括：子通道化和去子通道化、通道估值、均衡和循環(huán)前綴插入及移動功能。時域到頻域的轉(zhuǎn)換和反向轉(zhuǎn)換分別利用FFT和IFFT來實現(xiàn)。

通道估值和均衡可以離線執(zhí)行，并且涉及更適合于DSP的更多控制導向的算法。相反，F(xiàn)FT和IFFT函數(shù)是常規(guī)的數(shù)據(jù)路徑函數(shù)，涉及以非常高速度進行的復雜乘法，并且更適合于在FPGA上實現(xiàn)。

對于設計工程師來說，重要的是掌握DSP在實現(xiàn)高速系統(tǒng)性能的應用中不能通過簡單地嵌入專用乘法器來實現(xiàn)。更恰當?shù)卣f，它是高性能乘法器、性能匹配邏輯結(jié)構(gòu)和在先進FPGA中實現(xiàn)的路由架構(gòu)的總的結(jié)果。

圖2所示的Stratix III DSP模塊是一個高性能硅架構(gòu)，它所具有的重要的可編程能力將為許多應用提供最優(yōu)化的處理。

每一個DSP模塊提供8個18 x 18乘法器，以及寄存器、加法器、減法器、累加器和在典型的DSP算法中頻繁需要的總和單元函數(shù)。該DSP模塊完全支持可變比特寬度和不同的舌入及飽和模式，從而有效地滿足先進的無線電應用的嚴格要求。

圖2：在FPGA中的嵌入式DSP模塊。

DSP處理器通常有最多8個專用的乘法器，其中，Stratix III器件將提供多達768個18x18的專用乘法器，所提供的吞吐量高達500 GMAC，比現(xiàn)有的DSP要高一個數(shù)量級。

當處理采用了先進的多天線技術(shù)—如空時編碼(STC)、波束形成和MIMO方案—的基站時，F(xiàn)PGA和DSP之間在信號處理能力上如此重大的差異更加明顯。

在當前和將來的WiMAX和LTE無線電系統(tǒng)中，OFDM與MIMO相結(jié)合被廣泛認為是使更高數(shù)據(jù)率傳輸成為可能的關(guān)鍵技術(shù)。例如，圖1所示為一個基站中所采用的多個發(fā)射和接收天線。

在這個基站中，符號處理功能要在執(zhí)行MIMO解碼之前分別實現(xiàn)每一個天線流，從而產(chǎn)生單一的比特級數(shù)據(jù)流。當在DSP上實現(xiàn)的天線以串行方式執(zhí)行操作時，符號級處理的復雜性會線性地增長。

例如，當采用兩個發(fā)射和兩個接收天線時，如果變換大小假設為2,048點，F(xiàn)FT和IFFT功能消耗大約40%的1GHz DSP的運算能力。

相比之下，當用FPGA實現(xiàn)時，基于多天線的實現(xiàn)可以非常有效地進行擴展。對于來自多個天線的數(shù)據(jù)，F(xiàn)PGA提供并行處理和時分多路復用技術(shù)

同一2x2天線FFT/IFFT配置可以利用不到5%的Altera Stratix III EP3SE260 FPGA的資源來實現(xiàn)。

多天線方案提供更高的數(shù)據(jù)率、陣列增益、分集增益和共道干擾抑制能力。波束形成和空間多路復用MIMO技術(shù)還需要密集的計算能力，涉及逆矩陣運算和矩陣乘法運算。

在求解這些系統(tǒng)中常見的線性方程組的過程中，Cholesky分解、QR分解和單數(shù)值分解函數(shù)特別有用。

雖然這些函數(shù)快速耗盡DSP的運算能力，但是，它們非常適合于采用FPGA進行處理，F(xiàn)PGA所具有的著名的Systolic陣列架構(gòu)，通過開發(fā)FPGA的并行處理能力，提供一種更為具有成本效益的解決方案。FPGA可以被用于執(zhí)行這些和其它的OFDM運算，從而把繁重的運算任務從數(shù)字信號處理器(DSP)卸載下來。

這樣做就極大地減少了OFDM基帶電路板上的元器件數(shù)量，把原來的多個DSP減少為兩或三顆并配合大約兩個FPGA。特別是像Stratix III這樣的高性能FPGA可以取代多個DSP。與此同時，它們將以較低的成本和更小的功耗提供更多的DSP性能，并進一步縮小了所消耗的電路板空間，從而賦予設計工程師更大的平臺可擴展性。