數(shù)據(jù)報中數(shù)據(jù)的存儲可以有兩種方式：

　　（1） IP協(xié)議專用RAM方式。采用這種方式時，IP協(xié)議需要有專用的接收和發(fā)送RAM。在發(fā)送操作時，應(yīng)用系統(tǒng)先將要發(fā)送的數(shù)據(jù)寫入IP專用RAM中，再調(diào)用IP協(xié)議進行發(fā)送處理。在接收操作時，MAC層將接收到的IP協(xié)議數(shù)據(jù)報寫入IP專用RAM中，再由IP協(xié)議進行處理。

　?。?） 系統(tǒng)RAM方式。這種方式不需要有IP協(xié)議專用RAM，IP協(xié)議硬件通過握手線使用應(yīng)用系統(tǒng)或MAC層中的RAM。

　　對比兩種方式：第一種方式可以把RAM設(shè)計在IP協(xié)議電路內(nèi)部，不需要占用應(yīng)用系統(tǒng)和MAC層資源，但需要提供系統(tǒng)對IP協(xié)議電路進行數(shù)據(jù)傳送的接口電路；第二種方法不需要采用專用RAM，因此IP協(xié)議電路比較簡單，但需要在IP協(xié)議電路與應(yīng)用系統(tǒng)和MAC層之間設(shè)計出合適的接口電路，做到既要滿足IP流水線操作的要求，又不會增加應(yīng)用系統(tǒng)資源負擔。

　　本文設(shè)計的IP協(xié)議硬件中，采取了上述兩種方式綜合的方法：在IP內(nèi)設(shè)置相應(yīng)數(shù)量RAM模塊，這個RAM模塊不僅是IP協(xié)議的數(shù)據(jù)RAM，同時也是應(yīng)用系統(tǒng)和MAC層的通信緩沖區(qū)。通過握手線與微處理器和MAC層器件連接，握手線中的時鐘信號控制IP協(xié)議器件中發(fā)送或接收流水線的工作節(jié)拍，使整個協(xié)議處理實現(xiàn)了并行操作。電路模塊如圖3所示。

　　圖 3 RAM控制邏輯

　　三、 流水線方式對電路延遲均勻要求的分析

　　硬件實現(xiàn)IP協(xié)議的特點是協(xié)議操作并行，所有協(xié)議操作的基本內(nèi)容完全按照協(xié)議的執(zhí)行內(nèi)容并行完成。例如發(fā)送數(shù)據(jù)過程中數(shù)據(jù)的操作如下：

　　讀入1字節(jié)-數(shù)據(jù)處理-發(fā)送1字節(jié)

　　讀入1字節(jié)-數(shù)據(jù)處理-發(fā)送1字節(jié)

　　讀入1字節(jié)-數(shù)據(jù)處理-發(fā)送1字節(jié)

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　　為實現(xiàn)上述操作，除了需要使用外部觸發(fā)信號作為統(tǒng)一時鐘外，各部分電路延遲的誤差還要受到相應(yīng)的限制。

　　如圖 4所示，IP協(xié)議硬件電路采用的是同步時序電路，以便使各電路能協(xié)調(diào)并行工作。

　　圖 4 IP協(xié)議流水線硬件結(jié)構(gòu)示意圖

　　IP協(xié)議的操作，就是對要傳送的數(shù)據(jù)報進行相應(yīng)處理，因此，電路是否正常由數(shù)據(jù)的穩(wěn)定性決定。如果電路能在規(guī)定的時間內(nèi)進入穩(wěn)定狀態(tài)，則數(shù)據(jù)在處理過程中就不會出現(xiàn)問題；否則，數(shù)據(jù)就會發(fā)生不確定性的變化，這種情況就叫作硬件電路的非正常操作結(jié)果。出現(xiàn)非正常操作結(jié)果的IP協(xié)議器件是不穩(wěn)定的。

　　影響IP協(xié)議器件穩(wěn)定性的因素是各級電路操作時間長度和觸發(fā)時鐘周期。從圖4中可以看出，各級電路的操作時間長度必須小于觸發(fā)信號周期，也就是說，必須在一個觸發(fā)周期內(nèi)完成本級電路的所有操作。根據(jù)有限狀態(tài)機和時序邏輯電路理論可知，各級處理電路都必須是同步時序邏輯電路。另外，各級電路的操作時間長度取決于電路的級聯(lián)層數(shù)和每級的時間延遲。由此可知，要保證IP協(xié)議器件工作穩(wěn)定，必須同時滿足如下2個條件：

　?。?） 各級模塊電路處理時間必須小于最小觸發(fā)周期；

　　（2） 各級模塊電路內(nèi)部延遲能滿足處理時間要求。

　　作為硬件電路，其處理速度實際上就是數(shù)據(jù)在邏輯電路中的傳輸速度，因此，可以通過計算數(shù)據(jù)傳輸經(jīng)過邏輯門的最大時間延遲，確定每級邏輯模塊電路的工作時間。

　　在IP協(xié)議流水線操作中，設(shè)外部觸發(fā)時鐘周期為TCLK，各模塊電路的傳輸延遲時間為ti，采用MOS器件的ASIC電路邊沿動作時間均為tp，各模塊內(nèi)部傳輸經(jīng)過N級電路，其中每一級的延遲為Δti，則每個模塊電路的總延遲為

　　ti=NΔti

　　為保證器件工作穩(wěn)定，需要有

　　TCLK》ti=NΔti

　　結(jié)束語

　　嵌入IP協(xié)議的微處理器或單片機系統(tǒng)是嵌入式網(wǎng)絡(luò)技術(shù)應(yīng)用的基本技術(shù)［2］，但工業(yè)設(shè)備采用軟件嵌入IP協(xié)議存在無法并行處理或成本過高的缺點。本文針對工業(yè)設(shè)備對IP協(xié)議需要所設(shè)計的IP協(xié)議專用器件克服了這些不足，為工業(yè)設(shè)備提供了實用的、具有較高性能價格比的網(wǎng)絡(luò)技術(shù)。任何數(shù)字化工業(yè)設(shè)備，都可以使用這個IP協(xié)議器件直接連接到基于IP的網(wǎng)絡(luò)。

　　硬件實現(xiàn)的IP協(xié)議，其并行工作的數(shù)字電路系統(tǒng)必須保證數(shù)據(jù)處理的穩(wěn)定性。根據(jù)有限狀態(tài)機和時序邏輯電路理論，實現(xiàn)并行工作的各級處理電路都必須是同步時序邏輯電路。

　　使用ASCI技術(shù)設(shè)計IP協(xié)議屬于硬件，是并行操作實現(xiàn)IP協(xié)議技術(shù)，不僅IP協(xié)議的執(zhí)行不受軟件和系統(tǒng)中斷干擾，還具有一定的IP協(xié)議層抗干擾能力。由于ASIC實現(xiàn)的IP協(xié)議是一個專用數(shù)字硬件電路，只需要通過相應(yīng)的控制信號就可以實現(xiàn)IP協(xié)議的功能，具有比較高的性能價格比。