1 Sinc3 Filter的結(jié)構(gòu)原理

近年來，高精度Σ-? 模數(shù)轉(zhuǎn)換器成為集成電路設計的研究熱點，其應用領域包括：電機電樞電流測量、通用電流測量、精密轉(zhuǎn)換測量、工 業(yè)過程控制、重量測量、印刷和便攜儀器、壓力傳感器測量等。Σ-? ADC前端的調(diào)制器利用過采樣的方法將量化噪聲搬移到高頻段，后端的數(shù)字抽取濾波器必須再將高頻噪聲濾除，所以數(shù)字抽取濾波器的性能在整個Σ-? ADC中起著非常重要的作用。我們選用了一種抽取濾波器Sinck數(shù)字濾波器，它可以有效的濾除高頻噪聲滿足設計的需要，并且這種濾波器的算法中不需要乘法。

Σ-?調(diào)制器的時鐘頻率 、抽取率M和輸出速率 三者之間的關(guān)系為

Sinc濾波器階數(shù)k的選擇必須先知道濾波器前端 調(diào)制器的階數(shù)，Sinc濾波器的階數(shù)至少要比Σ-?調(diào)制器的階數(shù)大于1，必須滿足

Sinc濾波器輸出數(shù)據(jù)的位數(shù)、濾波器的階數(shù)k和抽取率M三者之間滿足

因為濾波器內(nèi)部有累加器，所以經(jīng)過多級累加器之后，內(nèi)部總線位數(shù)就會比輸出數(shù)據(jù)的位數(shù)寬。又由于在濾波器內(nèi)部有累加器也有差分器，所以內(nèi)部總線的位數(shù)需要大于輸出數(shù)據(jù)位數(shù)1位。

Sinc濾波器在抽取數(shù)據(jù)濾波的同時也會產(chǎn)生直流增益GainDC=Mk。

2 Sinc3 Filter設計與實現(xiàn)

雖然Sinc3濾波器算法中沒有復雜的乘除，但是濾波要求處理速度較快，需要達到10MHz或者更高，對于采樣頻率高的Σ-?調(diào)制器要求濾波的速度就更快了。本文利用Xilinx的Spartan-3E系列的XS3S500E-FG320實現(xiàn)該設計。

圖2所示為Sinc3濾波器的頂層模塊。本設計頂層模塊利用原理圖輸入的方式，各個底層模塊采用Verilog HDL語言編寫。頂層模塊包含三個子模塊分為：抽取時鐘信號發(fā)生模塊、Sinc3濾波模塊及與DSP進行串行通信的模塊。每一個模塊單獨完成一個功能，由Σ-?調(diào)制器產(chǎn)生的Mout、Mclk（Mclk的頻率為Σ-?調(diào)制器的采樣頻率）信號作為濾波器的信號輸入，經(jīng)過Sinc3濾波模塊后，輸出一個并行數(shù)據(jù)，對于不同抽取率可以根據(jù)式（4）計算出輸出并行數(shù)據(jù)的位數(shù)。抽取時鐘信號DMclk的頻率由抽取率M和Mclk決定，大小為Mclk頻率的M次分頻。 Spio、Spiclk和Spiste是FPGA與DSP進行SPI通信的接口，Spi模塊的作用是將Sinc3濾波模塊輸出的并行數(shù)據(jù)轉(zhuǎn)換為SPI的通信模式與DSP通信，將采集的模擬量數(shù)據(jù)送入DSP進行處理。Reset信號是AD采樣的同步信號，保證所有模塊在每一個采樣周期開始時都進行初始化。

完成系統(tǒng)的功能設計和輸入后，利用Modelsim SE軟件對Sinc3濾波模塊做了功能仿真。在仿真測試文件中產(chǎn)生一個時鐘激勵信號模擬Mclk信號，同時產(chǎn)生一個和Mclk信號對應占空比可調(diào)的激勵信號模擬Mout信號，模擬Σ-?調(diào)制器測量恒定模擬量時產(chǎn)生的信號。將Mclk信號的頻率設定為10MHz，并把Mout信號的占空比定為5/8，周期定為800ns。編寫好測試文件后，將測試文件添加到所設計模塊的工程文件中，利用編寫好的測試文件分別對抽取率為32和64的Sinc3濾波器進行測試分析，仿真輸出信號波形如圖3所示。由前文可知32和64時對應的直流增益分別為32768和262144，濾波器的輸出結(jié)果Dout分別為20480和163840，比上濾波器對應的直流增益都等于5/8，與Mout信號的占空比相等，因此所設計的濾波器在功能上滿足濾波要求。比較（a）和（b）兩圖可以發(fā)現(xiàn)抽取率變大時，抽取的采樣點數(shù)增多，濾波器的直流增益增大，這樣可以更準確的還原采樣結(jié)果，但是會導致采樣濾波的響應時間變長，輸出數(shù)據(jù)速率降低。因此濾波器抽取率的選擇需要根據(jù)實際情況決定，合理選取抽取率。

功能仿真驗證結(jié)束，對系統(tǒng)綜合，加載約束條件，成功綜合后得到綜合信息報告如圖4所示。實驗中只設計了一路濾波器，從綜合信息報告中可以看出消耗資源較少。在實際應用中一片F(xiàn)PGA可以設計多路濾波器，如果采用的Σ-?調(diào)制器的階數(shù)較高，需要的濾波器的階數(shù)也就越高，濾波器階數(shù)升高后消耗FPGA的資源會成倍的增加。

為了估計門延時給系統(tǒng)帶來的影響，利用ISim對系統(tǒng)做了綜合后仿真。仿真波形如圖5所示?？梢钥闯?，加入延時文件后，輸出結(jié)果變化時，在抽取時鐘的邊沿處產(chǎn)生毛刺，出現(xiàn)了錯誤的數(shù)據(jù)。圖中的標線處輸出結(jié)果Dout中出現(xiàn)了52872錯誤的數(shù)據(jù)。將仿真波形局部放大如圖6所示，從圖中可以看出在邊沿處出現(xiàn)的毛刺持續(xù)時間都很短，所有毛刺數(shù)據(jù)持續(xù)時間都小于3ns，對于這樣短暫的毛刺信號，在FPGA內(nèi)部是無法捕捉到的，因此產(chǎn)生的這些毛刺信號不會對最終的輸出結(jié)果產(chǎn)生影響，所以后仿真實驗結(jié)果證明所設計的系統(tǒng)可以正常工作。

仿真結(jié)束，生成下載文件下載到芯片內(nèi)，通過調(diào)試驗證，實驗結(jié)果正確，符合設計要求。