在Xilinx FPGA上快速實現(xiàn) JESD204B

Haijiao Fan

簡介

JESD204是一種連接數(shù)據(jù)轉(zhuǎn)換器（ADC和DAC）和邏輯器件的高速串行接口，該標準的 B 修訂版支持高達 12.5 Gbps串行數(shù)據(jù)速率，并可確保 JESD204 鏈路具有可重復的確定性延遲。隨著轉(zhuǎn)換器的速度和分辨率不斷提升，JESD204B接口在ADI高速轉(zhuǎn)換器和集成RF 收發(fā)器中也變得更為常見。此外，FPGA和ASIC中靈活的串行器/解串器（SERDES）設計正逐步取代連接轉(zhuǎn)換器的傳統(tǒng)并行LVDS/CMOS接口，并用來實現(xiàn) JESD204B物理層。本文介紹如何快速在Xilinx？ FPGA上實現(xiàn)JESD204B接口，并為FPGA設計人員提供部分應用和調(diào)試建議。

JESD204B 協(xié)議實現(xiàn)概述

JESD204B規(guī)范定義了實現(xiàn)該協(xié)議數(shù)據(jù)流的四個關(guān)鍵層，如圖1所示。傳輸層完成樣本和未加擾的幀數(shù)據(jù)之間的映射和解映射?？蛇x的加擾層可用來加擾/解擾8 位字，以擴散頻譜尖峰來降低EMI。數(shù)據(jù)鏈路層處理鏈路的同步、建立與保持，并對加擾后的數(shù)據(jù)進行8B10B編碼或譯碼。物理層負責以比特速率發(fā)送和接收編碼后的字符。

JESD204B標準的關(guān)鍵層級

圖1. JESD204B標準的關(guān)鍵層級

不同的JESD204B IP供應商可能以不同的方式實現(xiàn)這些層級。圖 2和圖3顯示ADI如何實現(xiàn)JESD204B的發(fā)送和接收協(xié)議。

JESD204B發(fā)送器實現(xiàn)

圖2. JESD204B發(fā)送器實現(xiàn)

JESD204B接收器實現(xiàn)

圖3. JESD204B接收器實現(xiàn)

傳輸層實現(xiàn)和特定的轉(zhuǎn)換器配置及其樣本與幀之間的映射方式強相關(guān)，因此大部分FPGA供應商將其排除在各自的JESD204 IP之外。此外，F(xiàn)PGA集成了高度可配置、高集成度的SERDES收發(fā)器，這些SERDES收發(fā)器可用來支持所有類型的串行協(xié)議，包括PCIe、SATA、SRIO、CPRI和JESD204B。因此，一個實現(xiàn)鏈路層的邏輯核和實現(xiàn)物理層的可配置SERDES 便構(gòu)成了JESD204B 鏈路的基礎。圖4 和圖5 顯示Xilinx FPGA上的JESD204B發(fā)送器和接收器框圖。發(fā)送器/接收器通道實現(xiàn)加擾和鏈路層；8B/10B編碼器/解碼器和物理層在GTP/GTX/GTHGbit 收發(fā)器中實現(xiàn)。

使用Xilinx FPGA實現(xiàn)JESD204B發(fā)送器

圖4. 使用Xilinx FPGA實現(xiàn)JESD204B發(fā)送器

使用Xilinx FPGA實現(xiàn)JESD204B接收器

圖5. 使用Xilinx FPGA實現(xiàn)JESD204B接收器

采用Xilinx FPGA的JESD204B設計示例

最新的Xilinx JESD204 IP核通過Vivado？設計套件以黑盒子加密交付。Xilinx還提供使用高級 eXtensible接口（AXI）的Verilog設計示例，但該示例項目對大部分應用而言是過設計的，因為用戶通常采用自己的配置接口，無需針對JESD204B 邏輯集成一個額外的AXI。圖6 顯示的是一個JESD204簡化設計，旨在幫助FPGA用戶理解JESD204結(jié)構(gòu)，并讓他們快速著手設計自己的JESD204 FPGA項目。

JESD204B設計示例

圖6. JESD204B設計示例

Vivado產(chǎn)生的JESD204邏輯IP核，即經(jīng)過加密的RTL摸塊相當于圖4和圖5中的發(fā)送和接收模塊，其加密接口定義可在Xilinx示例設計文件中找到。然后，可將經(jīng)過加密的RTL 模塊嵌套入JESD204B用戶頂層。來自加密RTL 模塊的控制、配置、狀態(tài)和JESD 數(shù)據(jù)接口直接通過嵌套層連接到用戶邏輯和GTX/GTH收發(fā)器。GTX/GTH符號對齊配置經(jīng)優(yōu)化和更新，使收發(fā)器工作更為穩(wěn)定。

給SERDES收發(fā)器的GTX/GTH參考時鐘應采用專用引腳，對用于FPGA邏輯的全局時鐘設計必須仔細的考慮，包括內(nèi)部PLL、并行接口時鐘、JESD204邏輯核以及用戶邏輯時鐘。此外，必須確保給JESD204B邏輯核（子類1）的SYSREF輸入被準確采到，以確保JESD204鏈路的確定性延遲。

若要獲得可靠的JESD鏈路初始化性能，GTX/GTH收發(fā)器和JESD204核的復位序列十分關(guān)鍵；因此，JESD204核應處于復位狀態(tài)，直到GTX/GTH收發(fā)器的內(nèi)部PLL 鎖定，且GTX/GTH復位完成。

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如何實現(xiàn)JESD204B時鐘方案最大性能

在一篇以前的文章中，Timothy T.曾談到JESD204B接口標準（該標準越來越受歡迎，因為它能在高速數(shù)據(jù)采集系統(tǒng)里簡化設計）的時鐘要求。在本文中，筆者將談論抖動合成器與清除器的不同系統(tǒng)參考信號

2018-05-14 08:48:18

10876

FPGA高速數(shù)據(jù)采集設計之JESD204B接口應用場景

復位TX的幀時鐘計數(shù)器來實現(xiàn)）。c、不能使用交流耦合。B、第二階段，初始通道同步（ILAS）：a、在JESD204B中，發(fā)送模塊捕捉到SYNC~信號的變換，在下一個本地多幀（LMFC）邊界上啟動ILAS

2019-12-03 17:32:13

FPGA高速數(shù)據(jù)采集設計之JESD204B接口應用場景

有多大幫助的實例；3、高靈活布局：JESD204B對畸變要求低，可實現(xiàn)更遠的傳輸距離。這有助于將邏輯器件部署在距離數(shù)據(jù)轉(zhuǎn)換器更遠的位置，以避免對靈敏模擬器件產(chǎn)生影響；4、更簡單的時序控制；5、滿足未來

2019-12-04 10:11:26

JESD204標準解析

第二(當前)次修訂版– JESD204B在JESD204標準之前的兩個版本中，沒有確保通過接口的確定延遲相關(guān)的條款。JESD204B修訂版通過提供一種機制，確保兩個上電周期之間以及鏈路重新同步期間

2019-06-17 05:00:08

JESD204B中的確定延遲到底是什么？它是否就是轉(zhuǎn)換器的總延遲？

什么是8b/10b編碼，為什么JESD204B接口需使用這種編碼？怎么消除影響JESD204B鏈路傳輸?shù)囊蛩兀?b class="flag-6" style="color: red">JESD204B中的確定延遲到底是什么？它是否就是轉(zhuǎn)換器的總延遲？JESD204B如何使用結(jié)束位？結(jié)束位存在的意義是什么？如何計算轉(zhuǎn)換器的通道速率？什么是應用層，它能做什么？

2021-04-13 06:39:06

JESD204B串行接口時鐘的優(yōu)勢

數(shù)模轉(zhuǎn)換器的性能下降。當然SYSREF 工作在脈沖模式，LMK04820 是一個完美選擇。如果板上JESD204B 時鐘路數(shù)較多，LMK04820 的輸出不能滿足要求，可以用LMK1802 擴展得到更多的時鐘輸出

2019-06-19 05:00:06

JESD204B協(xié)議介紹

在使用我們的最新模數(shù)轉(zhuǎn)換器 (ADC) 和數(shù)模轉(zhuǎn)換器 (DAC) 設計系統(tǒng)時，我已知道了很多有關(guān) JESD204B 接口標準的信息，這些器件使用該協(xié)議與 FPGA 通信。此外，我還在 E2E 上的該

2022-11-21 07:02:17

JESD204B協(xié)議有什么特點？

在使用最新模數(shù)轉(zhuǎn)換器 (ADC) 和數(shù)模轉(zhuǎn)換器 (DAC) 設計系統(tǒng)時，我已知道了很多有關(guān) JESD204B 接口標準的信息，這些器件使用該協(xié)議與 FPGA 通信。那么在解決 ADC 至 FPGA

2021-04-06 06:53:56

JESD204B接口標準信息理解

作者：Ken C在使用我們的最新模數(shù)轉(zhuǎn)換器 (ADC) 和數(shù)模轉(zhuǎn)換器 (DAC) 設計系統(tǒng)時，我已知道了很多有關(guān) JESD204B 接口標準的信息，這些器件使用該協(xié)議與 FPGA 通信。此外，我還在

2018-09-13 14:21:49

JESD204B是什么工作原理？控制字符是什么？

JESD204B的工作原理JESD204B的控制字符

2021-04-06 06:01:20

JESD204B有專用于ADC/DAC和FPGA或ASIC的接口嗎？

請問各位大俠：JESD204B專用于ADC/DAC和FPGA或ASIC的接口嗎，該接口同Rapid/PCIe的物理層Serdes接口有何區(qū)別，謝謝！

2025-02-08 09:10:29

JESD204B生存指南

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2019-05-28 12:08:12

JESD204B的優(yōu)勢

如果您有接觸使用 FPGA 的高速數(shù)據(jù)采集設計，沒準聽說過新術(shù)語“JESD204B”。我在工作中看到過很多工程師詢問有關(guān) JESD204B 接口的信息以及它如何同 FPGA 協(xié)作。他們特別感興趣

2022-11-23 06:35:43

JESD204B的常見疑問解答

的JESD204發(fā)布版中。問：我為轉(zhuǎn)換器分配的JESD204B通道在系統(tǒng)板上無法順利路由至FPGA。交叉對太多，非常容易受串擾影響。能否重新映射JESD204B的通道分配，改善布局？答：雖然轉(zhuǎn)換器

2024-01-03 06:35:04

JESD204B的系統(tǒng)級優(yōu)勢

PCB 布局有多大幫助的實例；高靈活布局：JESD204B 對畸變要求低，可實現(xiàn)更遠的傳輸距離。這有助于將邏輯器件部署在距離數(shù)據(jù)轉(zhuǎn)換器更遠的位置，以避免對靈敏模擬器件產(chǎn)生影響；滿足未來需求：該接口能夠

2018-09-18 11:29:29

JESD204B轉(zhuǎn)換器的確定性延遲解密

是JESD204B中較為復雜的一項特性,但若善加利用便可成為高性能信號處理系統(tǒng)設計中的一項強大特性。來自ADC陣列的樣本可通過緩沖器延遲在FPGA內(nèi) 部對齊并解偏斜,從而實現(xiàn)同步或交錯采樣。JESD204B

2018-10-15 10:40:45

jesd204b

我最近嘗試用arria 10 soc實現(xiàn)與ad9680之間的jesd204B協(xié)議，看了很多資料，卻依然感覺無從下手，不知道哪位大神設計過此協(xié)議，希望可以請教一番，在此先謝過。

2017-12-13 12:47:27

jesd204b ip核支持的線速率

因?qū)嶋H需求，本人想使用JESD204b的ip核接收ADC發(fā)送過來的數(shù)據(jù)，ADC發(fā)送的數(shù)據(jù)鏈路速率是15gbps, 廠家說屬于204b標準。我看到jesd204b的ip核標準最大是12.5gbps，但是支持的支持高達16.375 Gb/s的非標準線速率。請問我可以使用這個IP核接收ADC的數(shù)據(jù)嗎？

2020-08-12 09:36:39

在Xilinx FPGA上快速實現(xiàn)JESD204B

取代連接轉(zhuǎn)換器的傳統(tǒng)并行LVDS/CMOS接口，并用來實現(xiàn) JESD204B物理層。本文介紹如何快速在Xilinx? FPGA上實現(xiàn)JESD204B接口，并為FPGA設計人員提供部分應用和調(diào)試建議

2018-10-16 06:02:44

AD9164 JESD204B接口的傳輸層是如何對I/Q數(shù)據(jù)進行映射的？

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2023-12-04 07:27:34

AD9680 JESD204B接口的不穩(wěn)定會導致較大的電流波動，怎么解決？

AD采集芯片為AD9680-1000，時鐘芯片為AD9528。當 AD 采樣時鐘為 500MHz 時，jesd204B （串行線速 = 5 Gbps）穩(wěn)定。但是，當 AD 采樣時鐘為 800MHz

2025-04-15 06:43:11

一文讀懂JESD204B標準系統(tǒng)

JESD204B到底是什么呢？是什么導致了JESD204B標準的出現(xiàn)？什么是JESD204B標準？為什么關(guān)注JESD204B接口？

2021-05-24 06:36:13

串行LVDS和JESD204B的對比

應用，以及串行LVDS和JESD204B的對比。圖 1 – 使用JESD204A/B接口的典型高速轉(zhuǎn)換器至FPGA互連配置（來源：Xilinx）應用推動對JESD204B的需求無線基礎設施收發(fā)器目前無線

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以JESD204B subclass1來討論時鐘的時序需要以及TI時鐘芯片方案的實現(xiàn)

JESD204B采集卡項目綜合上板后，可以使用上位機通過千兆網(wǎng)來配置AD9144和AD9516板卡，實現(xiàn)高速AD采集。最終可以在示波器和上位機上采集到設定頻率的正弦波。本文重點介紹JESD204B

2019-12-17 11:25:21

使用JESD204B如何對數(shù)據(jù)進行組幀？

在使用JESD204B協(xié)議時，當L=8時，如果時雙通道數(shù)據(jù)，如何對數(shù)據(jù)進行組幀？是直接使用前8通道嗎

2024-11-14 07:51:24

基于高速串行數(shù)字技術(shù)的JESD204B鏈路延時設計

延遲變體之間的權(quán)衡因素使用公式化和基于規(guī)程的方法來設計鏈路延遲使用德州儀器 (TI) 的 ADC16DX370 或 LM97937 ADC 以及 Xilinx Kintex 7 FPGA 實現(xiàn) JESD204B 鏈路

2018-11-21 16:51:43

如何去實現(xiàn)JESD204B時鐘？

JESD204B數(shù)模轉(zhuǎn)換器的時鐘規(guī)范是什么？JESD204B數(shù)模轉(zhuǎn)換器有哪些優(yōu)勢？如何去實現(xiàn)JESD204B時鐘？

2021-05-18 06:06:10

如何讓JESD204B在FPGA上工作？FPGA對于JESD204B需要多少速度？

和DAC不能通過這些高速串行接口進行配置，就是說FPGA與轉(zhuǎn)換器無法與任何常用標準接口，利用高串行-解串(SERDES)帶寬。新型轉(zhuǎn)換器與JESD204B之類的FPGA接口較為復雜，如何讓JESD204B在FPGA上工作？FPGA對于JESD204B需要多少速度？

2021-04-06 09:46:23

如何采用系統(tǒng)參考模式設計JESD204B時鐘

LMK04821系列器件為該話題提供了很好的范例研究素材，因為它們是高性能的雙環(huán)路抖動清除器，可在具有器件和SYSREF時鐘的子類1時鐘方案里驅(qū)動多達七個JESD204B轉(zhuǎn)換器或邏輯器件。圖1是典型

2022-11-18 06:36:26

寬帶數(shù)據(jù)轉(zhuǎn)換器應用的JESD204B與串行LVDS接口考量

以及更好的性能，推動了對更高數(shù)據(jù)處理能力的要求。高速模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器至FPGA接口已成為某些系統(tǒng)OEM廠商滿足下一代大量數(shù)據(jù)處理需要的限制因素。JESD204B串行接口規(guī)范專為解決這一關(guān)鍵數(shù)據(jù)鏈

2021-11-03 07:00:00

帶JESD204B輸出的14位170Msps雙通道ADC

DC1974A-C，LTC2122演示板，14位，170Msps雙通道ADC，帶JESD204B輸出。演示電路1974A-C支持具有符合JESD204B標準的CML輸出的LTC2122,14位雙

2019-06-20 08:05:16

無法在Vivado 2013.4中為JESD204B v5.1生成比特流

嗨，我嘗試在Vivado 2013.4中構(gòu)建我們的設計并構(gòu)建Xilinx JESD204B設計示例，我收到以下錯誤：錯誤：[Common 17-69]命令失敗：此設計包含不支持比特流生成的內(nèi)核

2018-12-10 10:39:23

構(gòu)建JESD204B鏈路的步驟

作者：Ken C在上篇博客《理解JESD204B協(xié)議》中，我對 JESD204B 協(xié)議中的三個狀態(tài)進行了概括性的功能介紹。這三個狀態(tài)對于在鏈路的 TX 和 RX 之間構(gòu)建有效數(shù)據(jù)鏈路非常重要，它們

2018-09-13 09:55:26

構(gòu)建JESD204B鏈路的步驟

在上篇博客《理解JESD204B協(xié)議》中，我對 JESD204B 協(xié)議中的三個狀態(tài)進行了概括性的功能介紹。這三個狀態(tài)對于在鏈路的 TX 和 RX 之間構(gòu)建有效數(shù)據(jù)鏈路非常重要，它們是：代碼組同步

2022-11-21 07:18:42

調(diào)試ADS52J90板卡JESD204B接口遇到的問題求解

我在調(diào)試TI ADS52J90板卡JESD204B接口遇到的問題： 1、目前在應用手冊中能看到LVDS的詳細說明，但是缺少關(guān)于JESD204B的相關(guān)資料，能否提供相關(guān)JESD204B的相關(guān)資料

2024-11-28 06:13:11

ADI公司和Xilinx聯(lián)手實現(xiàn)JEDEC JESD204B互操作性

JESD204 LogiCORE? IP和ADI AD9250模數(shù)高速數(shù)據(jù)轉(zhuǎn)換器之間的JESD204B實現(xiàn)互操作。實現(xiàn)邏輯和數(shù)據(jù)轉(zhuǎn)換器器件之間的JESD204B互操作性，是促進該新技術(shù)廣泛運用的一個重大里程碑。

2013-10-09 11:10:34

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JESD204B FPGA調(diào)試軟件加快高速設計速度

Xilinx收發(fā)器調(diào)試工具，可支持312.5Mbps至12.5Gbps的JESD204B數(shù)據(jù)轉(zhuǎn)換器至FPGA串行數(shù)據(jù)接口和Xilinx? Inc.， 7系列FPGA及Zynq?-7000全可編程SoC。

2013-10-17 16:35:20

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JESD204B解決方案簡化FPGA和高速數(shù)據(jù)轉(zhuǎn)換器的集成

Altera公司今天宣布，開始提供多種JESD204B解決方案，設計用于在使用了最新JEDEC JESD204B標準的系統(tǒng)中簡化Altera FPGA和高速數(shù)據(jù)轉(zhuǎn)換器的集成。很多應用都使用了這一接口標準，包括雷達、無線射頻前端、醫(yī)療成像設備、軟件無線電，以及工業(yè)應用等。

2014-01-24 10:14:58

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在Xilinx_FPGA上快速實現(xiàn)_JESD204B協(xié)議

在Xilinx FPGA上快速實現(xiàn) JESD204B

2016-01-04 18:03:06

JESD204B 串行接口時鐘需要及其實現(xiàn)

隨著數(shù)模轉(zhuǎn)換器的轉(zhuǎn)換速率越來越高， JESD204B 串行接口已經(jīng)越來越多地廣泛用在數(shù)模轉(zhuǎn)換器上，其對器件時鐘和同步時鐘之間的時序關(guān)系有著嚴格需求。本文就重點講解了JESD204B 數(shù)模轉(zhuǎn)換器的時鐘規(guī)范，以及利用 TI 公司的芯片實現(xiàn)其時序要求。

2016-12-21 14:39:34

JESD204B SystemC module Deterministic Latency(四)

的延遲。JESD204A沒有提供處理接口延遲的方法，而在JESD204B中提供了兩種機制（Subclass 1、Subclass 2）去解決延遲不定的問題。數(shù)據(jù)鏈延遲定義為：并行的數(shù)據(jù)幀放到TX

2017-02-08 10:39:10

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JESD204B協(xié)議概述

2017-04-08 04:48:17

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基于JESD204B高速數(shù)據(jù)傳輸協(xié)議通過DDC魔法乘以ADC的虛擬通道數(shù)

JESD204B是一種高速數(shù)據(jù)傳輸協(xié)議，采用8位/10位編碼和加擾技術(shù)，旨在確保足夠的信號完整性。針對JESD204B標準，總吞吐量變?yōu)樵诖嗽O置中，由于AD9250中沒有其他數(shù)字處理任務，所以JESD204B鏈路（JESD204B發(fā)射器）一目了然。

2017-09-08 11:36:03

通過ADC來詳細了解JESD204B規(guī)范的各層

隨著高速ADC跨入GSPS范圍，與FPGA(定制ASIC)進行數(shù)據(jù)傳輸?shù)氖走x接口協(xié)議是JESD204B。為了捕捉頻率范圍更高的RF頻譜，需要寬帶RF ADC。在其推動下，對于能夠捕捉更寬帶寬并支持

2017-11-16 18:48:16

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JESD204B SystemC module 設計簡介(一)

和RTL代碼的編寫。設計以最新的版本JESD204B.01(July 2011)為參考，設計根據(jù)數(shù)據(jù)流的傳輸分為傳輸層、數(shù)據(jù)鏈路層、物理成進行代碼的編寫，其中JESD204B的模擬特性在本設計中因為無法實現(xiàn)，所以并沒有做過多的描述，具體的模擬的細節(jié)可以參考有JEDEC發(fā)布的標準協(xié)議。

2017-11-17 09:36:56

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如何在Xilinx FPGA上快速實現(xiàn)JESD204B？操作步驟詳細說明

轉(zhuǎn)換器的速度和分辨率不斷提升，JESD204B接口在ADI高速轉(zhuǎn)換器和集成RF收發(fā)器中也變得更為常見。此外，FPGA和ASIC中靈活的串行器/解串器(SERDES)設計正逐步取代連接轉(zhuǎn)換器的傳統(tǒng)并行LVDS/CMOS接口，并用來實現(xiàn) JESD204B物理層。

2017-11-17 14:44:16

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JESD204B標準及演進歷程

在從事高速數(shù)據(jù)擷取設計時使用FPGA的人大概都聽過新JEDEC標準「JESD204B」的名號。近期許多工程師均聯(lián)絡德州儀器，希望進一步了解 JESD204B 接口，包括與FPGA如何互動、JESD204B如何讓他們的設計更容易執(zhí)行等。本文介紹 JESD204B標準演進，以及對系統(tǒng)設計工程師有何影響。

2017-11-18 02:57:01

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JESD204B接口及協(xié)議狀態(tài)過程

在使用我們的最新模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)設計系統(tǒng)時，我已知道了很多有關(guān) JESD204B接口標準的信息，這些器件使用該協(xié)議與FPGA 通信。

2017-11-18 04:10:55

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JESD204B工作原理及其控制字符詳解

。與LVDS等以前的技術(shù)相比，該接口在效率上技高一籌，同時還有多種其他優(yōu)勢。采用JESD204B的設計擁有更快的接口帶來的好處，能與轉(zhuǎn)換器更快的采樣速率同步。其封裝引腳數(shù)量減少，由此減小了封裝尺寸，縮短了走線長

2017-11-18 06:07:01

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JESD204B在時鐘方面的設計及其驗證實現(xiàn)

隨著數(shù)模轉(zhuǎn)換器的轉(zhuǎn)換速率越來越高，JESD204B 串行接口已經(jīng)越來越多地廣泛用在數(shù)模轉(zhuǎn)換器上，其對器件時鐘和同步時鐘之間的時序關(guān)系有著嚴格需求。本文就重點講解了JESD204B 數(shù)模轉(zhuǎn)換器的時鐘

2017-11-18 08:00:01

2492

FPGA 的高速數(shù)據(jù)采集設計之JESD204B部分詳解

2017-11-18 08:36:01

3853

針對高速數(shù)據(jù)轉(zhuǎn)換器的最新高速JESD204B標準帶來了驗證挑戰(zhàn)

的主要價值在于，它能夠可靠地增加轉(zhuǎn)換器和邏輯器件(比如FPGA或ASIC)之間的數(shù)據(jù)傳輸帶寬。與任何新接口一樣，JESD204B同樣帶來了新的挑戰(zhàn)。

2017-11-18 18:57:16

3629

簡述Arria10接口JESD204B的與ADI9144性能

Arria10接口的JESD204B與ADI9144的互操作性

2018-06-20 00:06:00

5211

為便于實現(xiàn)如此龐大的吞吐量，JESD204B標準應運而生

在此設置中，由于AD9250中沒有其他數(shù)字處理任務，所以JESD204B鏈路（JESD204B發(fā)射器）一目了然。對于JESD204B鏈路來說，通道A為轉(zhuǎn)換器“0”( M0 )，而通道B為轉(zhuǎn)換器“1”(M1)，這就意味著“M”的值為2。此設置的總線路速率為

2018-08-24 11:47:52

5375

JESD204B DSP套件的基本介紹

該視頻重點介紹了Xilinx Kintex UltraScale FPGA模擬器件JESD204B DSP套件，該套件采用Xilinx Kintex UltraScale KCU105開發(fā)板，KU40器件與ADI公司的AD-FMCDAQ2-EBZ高速模擬FMC模塊配合使用。

2018-11-26 06:53:00

3458

JESD204B接口標準中的眼圖測量

該視頻將為觀眾介紹JESD204B接口中的眼圖測量。

2019-08-01 06:19:00

4828

JESD204B接口標準如何用于ADC到FPGA設計中

ADI和Xilinx的專家解釋了JESD204B接口標準的重要性，并說明了該標準如何用于ADC到FPGA設計中。

2019-08-01 06:15:00

3814

JESD204B傳輸層的實現(xiàn)方式介紹

這是ADI公司JESD204B在線研討會系列的第一部分，將討論傳輸層的基本元素，及其在ADI高速ADC、DAC和收發(fā)器中的實現(xiàn)方式。

2019-07-18 06:14:00

3961

實現(xiàn)JESD204B A/D轉(zhuǎn)換器至FPGA設計的方法和技巧（3.3）

來自ADI公司和Xilinx公司的專家齊聚一堂，共同展示兩種JESD204B A/D轉(zhuǎn)換器至FPGA設計，同時介紹其實現(xiàn)技巧。

2019-07-03 06:14:00

3005

JESD204B在A/D轉(zhuǎn)換器到FPGA設計中的作用（3.2）

來自ADI公司和Xilinx公司的專家齊聚一堂，共同講解JESD204B介面標準的重要性，同時介紹它在A/D轉(zhuǎn)換器到FPGA設計中的作用。

2019-07-03 06:13:00

2335

使用JESD204B兼容型AD9250 A/D轉(zhuǎn)換器進行快速原型開發(fā)

使用JESD204B兼容型AD9250 A/D轉(zhuǎn)換器進行快速原型開發(fā)。這款器件隨FMC板提供，同時提供在線軟件和支持，是利用ADI的JESD204B數(shù)據(jù)轉(zhuǎn)換器連接Xilinx Kintex和Virtex FPGA的一種更快、更簡單的方式。

2019-06-25 06:16:00

3118

兩種JESD204B A/D轉(zhuǎn)換器轉(zhuǎn)FPGA設置與實現(xiàn)技巧

來自ADI公司和Xilinx公司的專家共同展示兩種JESD204B A/D轉(zhuǎn)換器轉(zhuǎn)FPGA設置，同時介紹其實現(xiàn)技巧。

2019-06-21 06:01:00

3141

搭載JESD204B編碼的高速數(shù)據(jù)采集開發(fā)板

這款高速數(shù)據(jù)采集板含有兩個14位、250 MSPS雙通道ADC AD9250，支持高速串行JESD204B編碼輸出，可以顯著改善FPGA連接性能。在本例中，我們將其連接到一塊Xilinx KC706開發(fā)板上。

2019-06-20 06:10:00

4392

JESD204B在ADI轉(zhuǎn)換器中的實現(xiàn)方式

ADI Jesd204B在線研討會系列第4講，討論確定性延遲和多芯片同步，以及在ADI轉(zhuǎn)換器產(chǎn)品中的實現(xiàn)方式。

2019-06-11 06:16:00

3189

TR0033: PolarFire FPGA JESD204B Interoperability Test Report

TR0033: PolarFire FPGA JESD204B Interoperability Test Report

2021-02-03 15:30:29

Validating ADI Converters Inter-operability with Xilinx FPGA and JESD204B/C IP

Validating ADI Converters Inter-operability with Xilinx FPGA and JESD204B/C IP

2021-02-19 16:05:33

驗證ADI轉(zhuǎn)換器與Xilinx FPGA和JESD204B/C IP的互操作性

驗證ADI轉(zhuǎn)換器與Xilinx FPGA和JESD204B/C IP的互操作性

2021-04-09 14:37:51

LTC6952：超低抖動、4.5 GHz PLL，帶11個輸出和JESD204B/JESD204C支持數(shù)據(jù)表

LTC6952：超低抖動、4.5 GHz PLL，帶11個輸出和JESD204B/JESD204C支持數(shù)據(jù)表

2021-04-22 15:52:09

帶JESD204B串行接口的14位250 Msps ADC系列

帶JESD204B串行接口的14位250 Msps ADC系列

2021-05-18 15:04:50

JESD204B互操作報告(AD9250 Xilinx Kintex7)

JESD204B互操作報告(AD9250 Xilinx Kintex7)

2021-05-19 20:52:50

JESD204B是否真的適合你

作者：Sureena Gupta 如果您有接觸使用 FPGA 的高速數(shù)據(jù)采集設計，沒準聽說過新術(shù)語“JESD204B”。我在工作中看到過很多工程師詢問有關(guān) JESD204B 接口的信息以及它

2021-11-10 09:43:33

1032

JESD204B標準的ADC與FPGA的接口

與現(xiàn)有接口格式和協(xié)議相比，JESD204B接口更復雜、更微妙，必須克服一些困難才能實現(xiàn)其優(yōu)勢。像其他標準一樣，要使該接口比單倍數(shù)據(jù)速率或雙倍數(shù)據(jù)速率CMOS/LVDS等常用接口更受歡迎，它必須能無縫地工作。

2022-04-21 14:28:07

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JESD204B協(xié)議相關(guān)介紹與具體應用實例

接觸過FPGA高速數(shù)據(jù)采集設計的朋友，應該會聽過新術(shù)語“JESD204B”。這是一種新型的基于高速SERDES的ADC/DAC數(shù)據(jù)傳輸接口。隨著ADC/DAC的采樣速率變得越來越高，數(shù)據(jù)的吞吐量

2022-07-04 09:21:58

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JESD204B時鐘網(wǎng)絡原理概述

明德?lián)P的JESD204B采集卡項目綜合上板后，可以使用上位機通過千兆網(wǎng)來配置AD9144和AD9516板卡，實現(xiàn)高速ad采集。最終可以在示波器和上位機上采集到設定頻率的正弦波。本文重點介紹JESD204B時鐘網(wǎng)絡。

2022-07-07 08:58:11

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JESD204B標準的ADC與FPGA的接口應用判斷

本文闡釋了JESD204B標準的ADC與FPGA的接口，如何判斷其是否正常工作，以及可能更重要的是，如何在有問題時排除故障。文中討論的故障排除技術(shù)可以采用常用的測試與測量設備，包括示波器和邏輯分析儀

2022-08-02 08:03:34

2470

通過同步多個JESD204B ADC實現(xiàn)發(fā)射器定位參考設計

電子發(fā)燒友網(wǎng)站提供《通過同步多個JESD204B ADC實現(xiàn)發(fā)射器定位參考設計.zip》資料免費下載

2022-09-05 15:10:46

如何構(gòu)建您的JESD204B 鏈路

如何構(gòu)建您的JESD204B 鏈路

2022-11-04 09:52:11

理解JESD204B協(xié)議

理解JESD204B協(xié)議

2022-11-04 09:52:12

JESD204B：適合您嗎？

JESD204B：適合您嗎？

2022-11-07 08:07:23

JESD204B學習手冊

JESD204B接口一般用在高速的AD和DA芯片上，用于傳輸采集到的數(shù)據(jù)。該接口相比LVDS可以減少大量的IO管腳，所以正在逐步取代LVDS接口(引用wp446-jesd204b.pdf)。

2022-12-22 09:45:18

3902

在賽靈思FPGA上快速實現(xiàn)JESD204B

JESD204是一款高速串行接口，用于將數(shù)據(jù)轉(zhuǎn)換器（ADC和DAC）連接到邏輯器件。該標準的修訂版B支持高達12.5 Gbps的串行數(shù)據(jù)速率，并確保JESD204鏈路上的可重復確定性延遲。隨著轉(zhuǎn)換器速度和分辨率的不斷提高，JESD204B接口在ADI公司的高速轉(zhuǎn)換器和集成RF收發(fā)器中變得越來越普遍。

2023-01-09 16:41:38

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JED204B是什么？JESD204B的分類及優(yōu)缺點介紹

大部分的ADC和DAC都支持子類1，JESD204B標準協(xié)議中子類1包括：傳輸層，鏈路層，物理層。在少部分資料中也會介紹含有應用層，應用層是對JESD204B進行配置的接口，在標準協(xié)議中是不含此層，只是為了便于理解，添加的一個層。

2023-05-10 15:52:55

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JESD204B是FPGA中的新流行語嗎

JESD204B規(guī)范是JEDEC標準發(fā)布的較新版本，適用于數(shù)據(jù)轉(zhuǎn)換器和邏輯器件。如果您正在使用FPGA進行高速數(shù)據(jù)采集設計，您會聽到新的流行詞“JESD204B”。與LVDS和CMOS接口相比，這一較新的版本具有顯著的優(yōu)勢，因為它包括更簡單的布局和更少的引腳數(shù)。

2023-05-26 14:49:31

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