本文主要介紹了用戶如何在NI VeriStand環(huán)境中進(jìn)行基于FPGA的相關(guān)配置。并以使用7851R輸出PWM波為例，敘述了在VeriStand 2011運(yùn)行環(huán)境中所需要的所有工作。

NI VeriStand是一個(gè)基于配置的實(shí)時(shí)測(cè)試軟件，它擁有與labVIEW類似的前面板，但無需任何編程工作。用戶可以使用labVIEW、matlab等其他軟件生成的模型文件導(dǎo)入VeriStand，方便快捷的實(shí)現(xiàn)硬件在環(huán)等實(shí)時(shí)測(cè)試應(yīng)用。

在VeriStand系統(tǒng)瀏覽器中，可以對(duì)NI的硬件設(shè)備實(shí)現(xiàn)參數(shù)配置。參考KB：如何在VeriStand中實(shí)現(xiàn)DAQ卡計(jì)數(shù)器輸出的功能？

與配置采集卡相比，對(duì)FPGA設(shè)備的配置流程會(huì)有所不同。接下來我們就以使用PCIe-7851R輸出PWM波為例，敘述具體的配置流程。

NI VeriStand FPGA I/O接口工具

1) 下載并安裝NI VeriStand FPGA I/O接口工具

該接口工具提供了實(shí)現(xiàn)FPGA自定義I/O的labVIEW模板程序。

2) 安裝完成后，在windows的共享文件夾下找到FPGA I/O特性的labVIEW模板。在win7系統(tǒng)中，該模板位于C:\Users\Public\Documents\National Instruments\NI VeriStand 2011\FPGA\Templates

這里我們選擇NI VeriStand FPGA IO PXI-7831R模板項(xiàng)目。打開模板，我們會(huì)驚喜的發(fā)現(xiàn)，它已經(jīng)為我們定義好了定時(shí)、觸發(fā)、AIO、DIO、PWM、DMA讀寫這些常用的功能接口。

這里簡(jiǎn)單的對(duì)模板中PWM功能做一個(gè)說明：

1. 從8個(gè)數(shù)字口中讀取PWM波，并分析出高電平與低電平的持續(xù)時(shí)間(以40MHz時(shí)鐘滴答為單位)。

2. 將得到的高電平與低電平持續(xù)時(shí)間通過FIFO傳輸，控制另8個(gè)數(shù)字口的PWM波輸出。

3) 由于這里我們希望通過在VeriStand中設(shè)置相應(yīng)的高低電平時(shí)間來改變PWM波的占空比，因此對(duì)模板做以下修改，將反饋節(jié)點(diǎn)的輸出斷開。運(yùn)行程序，生成FPGA比特文件。

FPGA 配置文件

現(xiàn)在我們已經(jīng)有了FPGA的比特文件了，如何在VeriStand中實(shí)現(xiàn)對(duì)該比特文件的部署呢？在VeriStand中，XML格式的FPGA配置文件充當(dāng)了這樣一個(gè)比特文件“解讀器”的角色。要自己創(chuàng)建一個(gè)配置文件不是一個(gè)簡(jiǎn)單的事情，但可以直接打開已有的一些配置，進(jìn)行修改。這些配置文件存放路徑為：C:\Users\Public\Documents\National Instruments\NI VeriStand 2011\FPGA\

打開PCIe-7851R Analog, PWM, Digital Ports，可以看到一個(gè)FPGA的配置文件大體結(jié)構(gòu)為：

配置文件中各標(biāo)簽的含義，可以參考

仍在該路徑下，將該配置文件另存一下，如改名PWM OUT。將PXI-7851R.lvbitx改為之前生成的比特文件的名字。并將比特文件復(fù)制到該路徑下。

在標(biāo)簽下找到PWM Out 0，并為其添加兩個(gè)參數(shù)來設(shè)定高低電平持續(xù)時(shí)間：

需要注意的是，中的名字一定要與FPGA中相應(yīng)控件的名字相同。這里使用的初始值為1000， (1/40M)*1000=25us，即PWM初始的設(shè)置為周期50us，占空比0.5。

VeriStand系統(tǒng)配置

經(jīng)過之前一系列的準(zhǔn)備工作，我們終于可以在VeriStand對(duì)FPGA進(jìn)行配置運(yùn)行了。
進(jìn)入VeriStand系統(tǒng)瀏覽器，在FPGA目標(biāo)中導(dǎo)入配置文件。

選中PWM out 0，在右邊的配置頁面中可以看到我們添加的兩個(gè)參數(shù)Low Pulse和High Pulse，設(shè)置好我們需要的值，就可以在項(xiàng)目瀏覽器中運(yùn)行測(cè)試了。

至此我們已經(jīng)完成了VeriStand基于FPGA I/O的調(diào)用。遺憾的是，通過這種方法并不能在測(cè)試運(yùn)行時(shí)實(shí)時(shí)的改變參數(shù)，好在大多數(shù)PWM應(yīng)用都會(huì)做成閉環(huán)控制。

VeriStand可以通過自定義設(shè)備(Custom Device)實(shí)現(xiàn)更加靈活的I/O配置，但同樣，實(shí)現(xiàn)方式也更加復(fù)雜。