Vitis Model Composer是一個(gè)基于模型的設(shè)計(jì)工具，可在MATLAB和 Simulink 環(huán)境中進(jìn)行快速設(shè)計(jì)，可通過自動代碼生成在FPGA上加速投產(chǎn)進(jìn)程。

設(shè)計(jì)的DSP算法可使用高層次性能優(yōu)化模塊對其進(jìn)行迭代，同時(shí)還可以通過系統(tǒng)級仿真驗(yàn)證功能正確性。Vitis Model Composer可通過自動優(yōu)化將設(shè)計(jì)轉(zhuǎn)換為生產(chǎn)質(zhì)量級實(shí)現(xiàn)方案。該工具提供一個(gè)具有200多個(gè)HDL、HLS和AI引擎模塊的庫，用于在FPGA上設(shè)計(jì)并實(shí)現(xiàn)算法。

此外，它還允許將自定義HDL、HLS和AI引擎代碼按模塊導(dǎo)入工具。Vitis Model Composer包含原System Generator的所有功能性。

分析、調(diào)試與可視化

使用 MATLAB 和 Simulink 環(huán)境分析并顯示設(shè)計(jì)：

直接從 Simulink 庫瀏覽器使用優(yōu)化的 AI 引擎、HLS 和 HDL 模塊

按模塊導(dǎo)入自定義 AI 引擎、HLS 和 HDL 代碼

在 Simulink 環(huán)境中運(yùn)行快速仿真

將結(jié)果與 MATLAB 和 Simulink 環(huán)境中的黃金參考進(jìn)行比較

利用中間信號進(jìn)行調(diào)試，并讓設(shè)計(jì)可視化

協(xié)同仿真異構(gòu)系統(tǒng)

直接從該庫瀏覽器使用優(yōu)化的 AI 引擎/HLS/自適應(yīng)引擎，或按模塊形式導(dǎo)入代碼

將 AI 引擎陣列與 HLS 內(nèi)核模塊或 HDL 模塊無縫連接

代碼生成

從設(shè)計(jì)生成代碼，以提升生產(chǎn)力：

生成帶有約束的圖形代碼

生成 RTL （Verilog/VHDL）

使用插入的程序生成優(yōu)化的 HLS 代碼

生成測試工作臺

硬件設(shè)計(jì)驗(yàn)證

驗(yàn)證硬件設(shè)計(jì)，簡單易用：

生成數(shù)據(jù)移動器、處理系統(tǒng)代碼與配置文件

生成構(gòu)建硬件設(shè)計(jì)所需的 make 文件

點(diǎn)擊按鈕，將設(shè)計(jì)移動到硬件中

支持版本說明

Vitis2021.2支持的Matlab版本有：R2020a，R2020b，R2021a

Vitis2022.2支持的Matlab版本有：R2021a，R2021b

若你安裝了多個(gè)matlab版本，需要在環(huán)境變量的path中將支持的版本移到前面，這樣打開vitis model composer時(shí)會自動打開支持的matlab版本，否則會顯示該版本不支持。例如：

審核編輯：郭婷